先進制程與先進封裝成為延續摩爾定律的關鍵技術，2.5D、3D 和Chiplets 等技術在近年來成為半導體產業的熱門議題。人工智能、車聯網、5G 等應用相繼興起，且皆須使用到高速運算、高速傳輸、低延遲、低耗能的先進功能芯片;隨著運算需求呈倍數成長，究竟要如何延續摩爾定律，成為半導體產業的一大挑戰。
先進封裝是如何在延續摩爾定律上扮演關鍵角色?而2.5D、3D 和Chiplets 等封裝技術又有何特點?
一、芯片微縮愈加困難，異構整合由此而生
換言之，半導體先進制程紛紛邁入了7 納米、5 納米，接著開始朝3 納米和2 納米邁進，電晶體大小也因此不斷接近原子的物理體積限制，電子及物理的限制也讓先進制程的持續微縮與升級難度越來越高。
也因此，半導體產業除了持續發展先進制程之外，也「山不轉路轉」地開始找尋其他既能讓芯片維持小體積，同時又保有高效能的方式;而芯片的布局設計，遂成為延續摩爾定律的新解方，異構整合(Heterogeneous Integration Design Architecture System，HIDAS)概念便應運而生，同時成為IC 芯片的創新動能。
所謂的異構整合，廣義而言，就是將兩種不同的芯片，例如記憶體+邏輯芯片、光電+電子元件等，透過封裝、3D 堆疊等技術整合在一起。換句話說，將兩種不同制程、不同性質的芯片整合在一起，都可稱為是異構整合。
因為應用市場更加的多元，每項產品的成本、性能和目標族群都不同，因此所需的異構整合技術也不盡相同，市場分眾化趨勢逐漸浮現。為此，IC 代工、制造及半導體設備業者紛紛投入異構整合發展，2.5D、3D 封裝、Chiplets 等現今熱門的封裝技術，便是基于異構整合的想法，如雨后春筍般浮現。
二、2.5D 封裝有效降低芯片生產成本
過往要將芯片整合在一起，大多使用系統單封裝(System in a Package，SiP)技術，像是PiP(Package in Package)封裝、PoP(Package on Package)封裝等。然而，隨著智能手機、AIoT 等應用，不僅需要更高的性能，還要保持小體積、低功耗，在這樣的情況下，必須想辦法將更多的芯片堆積起來使體積再縮小，因此，目前封裝技術除了原有的SiP 之外，也紛紛朝向立體封裝技術發展。
立體封裝概略來說，意即直接使用硅晶圓制作的「硅中介板」(Silicon interposer)，而不使用以往塑膠制作的「導線載板」，將數個功能不同的芯片，直接封裝成一個具更高效能的芯片。換言之，就是朝著芯片疊高的方式，在硅上面不斷疊加硅芯片，改善制程成本及物理限制，讓摩爾定律得以繼續實現。
而立體封裝較為人熟知的是2.5D 與3D 封裝，這邊先從2.5D 封裝談起。所謂的2.5D 封裝，主要的概念是將處理器、記憶體或是其他的芯片，并列排在硅中介板(Silicon Interposer)上，先經由微凸塊(Micro Bump)連結，讓硅中介板之內金屬線可連接不同芯片的電子訊號;接著再透過硅穿孔(TSV)來連結下方的金屬凸塊(Solder Bump)，再經由導線載板連結外部金屬球，實現芯片、芯片與封裝基板之間更緊密的互連。
2.5D和3D封裝是熱門的立體封裝技術。(Source：ANSYS)
目前為人所熟知的2.5D 封裝技術，不外乎是臺積電的CoWoS。CoWoS 技術概念，簡單來說是先將半導體芯片(像是處理器、記憶體等)，一同放在硅中介層上，再透過Chip on Wafer(CoW)的封裝制程連接至底層基板上。換言之，也就是先將芯片通過Chip on Wafer(CoW)的封裝制程連接至硅晶圓，再把CoW 芯片與基板連接，整合成CoWoS;利用這種封裝模式，使得多顆芯片可以封裝到一起，透過Si Interposer 互聯，達到了封裝體積小，功耗低，引腳少的效果。
臺積電CoWos封裝技術概念。(Source：臺積電)
除了CoWos 外，扇出型晶圓級封裝也可歸為2.5D 封裝的一種方式。扇出型晶圓級封裝技術的原理，是從半導體裸晶的端點上，拉出需要的電路至重分布層(Redistribution Layer)，進而形成封裝。因此不需封裝載板，不用打線(Wire)、凸塊(Bump)，能夠降低30% 的生產成本，也讓芯片更薄。同時也讓芯片面積減少許多，也可取代成本較高的直通硅晶穿孔，達到透過封裝技術整合不同元件功能的目標。
當然，立體封裝技術不只有2.5D，還有3D 封裝。那么，兩者之間的差別究竟為何，而3D 封裝又有半導體業者正在采用?
相較于2.5D 封裝，3D 封裝的原理是在芯片制作電晶體(CMOS)結構，并且直接使用硅穿孔來連結上下不同芯片的電子訊號，以直接將記憶體或其他芯片垂直堆疊在上面。此項封裝最大的技術挑戰便是，要在芯片內直接制作硅穿孔困難度極高，不過，由于高效能運算、人工智能等應用興起，加上TSV 技術愈來愈成熟，可以看到越來越多的CPU、GPU 和記憶體開始采用3D 封裝。
3D封裝是直接將芯片堆疊起來。(Source：英特爾)
三、臺積電、英特爾積極發展3D 封裝技術
在3D 封裝上，英特爾(Intel)和臺積電都有各自的技術。英特爾采用的是「Foveros」的3D 封裝技術，使用異構堆疊邏輯處理運算，可以把各個邏輯芯片堆棧一起。也就是說，首度把芯片堆疊從傳統的被動硅中介層與堆疊記憶體，擴展到高效能邏輯產品，如CPU、繪圖與AI 處理器等。以往堆疊僅用于記憶體，現在采用異構堆疊于堆疊以往僅用于記憶體，現在采用異構堆疊，讓記憶體及運算芯片能以不同組合堆疊。
另外，英特爾還研發3 項全新技術，分別為Co-EMIB、ODI 和MDIO。Co-EMIB 能連接更高的運算性能和能力，并能夠讓兩個或多個Foveros 元件互連，設計人員還能夠以非常高的頻寬和非常低的功耗連接模擬器、記憶體和其他模組。ODI 技術則為封裝中小芯片之間的全方位互連通訊提供了更大的靈活性。頂部芯片可以像EMIB 技術一樣與其他小芯片進行通訊，同時還可以像Foveros 技術一樣，通過硅通孔(TSV)與下面的底部裸片進行垂直通訊。
英特爾Foveros技術概念。(Source：英特爾)
同時，該技術還利用大的垂直通孔直接從封裝基板向頂部裸片供電，這種大通孔比傳統的硅通孔大得多，其電阻更低，因而可提供更穩定的電力傳輸;并透過堆疊實現更高頻寬和更低延遲。此一方法減少基底芯片中所需的硅通孔數量，為主動元件釋放了更多的面積，優化裸片尺寸。
而臺積電，則是提出「3D 多芯片與系統整合芯片」(SoIC)的整合方案。此項系統整合芯片解決方案將不同尺寸、制程技術，以及材料的已知良好裸晶直接堆疊在一起。
臺積電提到，相較于傳統使用微凸塊的3D 積體電路解決方案，此一系統整合芯片的凸塊密度與速度高出數倍，同時大幅減少功耗。此外，系統整合芯片是前段制程整合解決方案，在封裝之前連結兩個或更多的裸晶;因此，系統整合芯片組能夠利用該公司的InFO 或CoWoS 的后端先進封裝技術來進一步整合其他芯片，打造一個強大的「3D×3D」系統級解決方案。
此外，臺積電亦推出3DFabric，將快速成長的3DIC 系統整合解決方案統合起來，提供更好的靈活性，透過穩固的芯片互連打造出強大的系統。藉由不同的選項進行前段芯片堆疊與后段封裝，3DFabric 協助客戶將多個邏輯芯片連結在一起，甚至串聯高頻寬記憶體(HBM)或異構小芯片，例如類比、輸入/輸出，以及射頻模組。3DFabric 能夠結合后段3D 與前段3D 技術的解決方案，并能與電晶體微縮互補，持續提升系統效能與功能性，縮小尺寸外觀，并且加快產品上市時程。
在介紹完2.5D 和3D 之后，近來還有Chiplets 也是半導體產業熱門的先進封裝技術之一;最后，就來簡單說明Chiplets 的特性和優勢。
除了2.5D 和3D 封裝之外，Chiplets 也是備受關注的技術之一。由于電子終端產品朝向高整合趨勢發展，對于高效能芯片需求持續增加，但隨著摩爾定律逐漸趨緩，在持續提升產品性能過程中，如果為了整合新功能芯片模組而增大芯片面積，將會面臨成本提高和低良率問題。因此，Chiplets 成為半導體產業因摩爾定律面臨瓶頸所衍生的技術替代方案。
四、Chiplets就像拼圖一樣，把小芯片組成大芯片
Chiplets 的概念最早源于1970 年代誕生的多芯片模組，其原理大致而言，即是由多個同質、異構等較小的芯片組成大芯片，也就是從原來設計在同一個SoC 中的芯片，被分拆成許多不同的小芯片分開制造再加以封裝或組裝，故稱此分拆之芯片為小芯片Chiplets。
由于先進制程成本急速上升，不同于SoC 設計方式，將大尺寸的多核心的設計，分散到較小的小芯片，更能滿足現今的高效能運算處理器需求;而彈性的設計方式不僅提升靈活性，也能有更好的良率及節省成本優勢，并減少芯片設計時程，加速芯片Time to market 時間。
使用Chiplets 有三大好處。因為先進制程成本非常高昂，特別是模擬電路、I/O 等愈來愈難以隨著制程技術縮小，而Chiplets 是將電路分割成獨立的小芯片，并各自強化功能、制程技術及尺寸，最后整合在一起，以克服制程難以微縮的挑戰。此外，基于Chiplets 還可以使用現有的成熟芯片降低開發和驗證成本。
目前已有許多半導體業者采用Chiplets 方式推出高效能產品。像是英特爾的Intel Stratix 10 GX 10M FPGA 便是采用Chiplets 設計，以達到更高的元件密度和容量。該產品是以現有的Intel Stratix 10 FPGA 架構及英特爾先進的嵌入式多芯片互連橋接(EMIB)技術為基礎，運用了EMIB 技術融合兩個高密度Intel Stratix 10 GX FPGA 核心邏輯芯片以及相應的I /O 單元。至于AMD 第二代EPYC 系列處理器也是如此。有別于第一代將Memory 與I/O 結合成14 納米CPU 的Chiplet 方式，第二代是把I/O 與Memory 獨立成一個芯片，并將7 納米CPU 切成8 個Chiplets 進行組合。
過去的芯片效能都仰賴半導體制程的改進而提升，但隨著元件尺寸越來越接近物理極限，芯片微縮難度越來越高，要保持小體積、高效能的芯片設計，半導體產業不僅持續發展先進制程，同時也朝芯片架構著手改進，讓芯片從原先的單層，轉向多層堆疊。