晶圓代工大廠臺積電（TSMC）董事長劉德音在以虛擬（在線）模式舉行的2021年度國際固態電路會議（ISSCC）開場專題演說中表示，半導體整合每踏出成功的一步，背后都需要付出越來越多的努力，而最新一代的3納米工藝節點將會如期實現。
因為新冠病毒肺炎疫情影響，今年的ISSCC （EETT編按：美國時間2月13日至22日）改以全在線方式舉行，而且也沒有因此改變將各場輔導課程與短會議安排在周末舉行的慣例。而筆者在會議第一天就從加拿大的渥太華（Ottawa）準時上線，這是我第一次穿著家居服參加全體大會，也是我第一次在聽演講的時候還在一邊敲鍵盤（我不知道這是我自己覺得打字聲音太難聽還是出于禮節，總之我從不曾在任何現場聽演講或簡報時同時使用我的筆記本電腦）。
劉德音在今年ISSCC的開場演說主題是“揭密創新未來”（Unleash the Future of Innovation），他談到了許多引領半導體技術發展至今的創新，以及繼續向前邁進的潛在途徑。在演說中一個不時浮現的主題是“技術民主化”，也就是如他所言，盡管技術通常一開始掌握在少數人的手中，但最后仍是由眾人所享受；臺積電將其超大型晶圓廠制造視為讓先進技術能盡可能讓世界上多數人受益的關鍵。
超越摩爾定律
為了將先進技術推廣到全世界，需要不斷找到方法來維持技術進展；這是著名的摩爾定律（Moore's Law）原本承諾的前景──晶體管單位成本應該要維持下降。而劉德音在演說中也強調，半導體工藝微縮的腳步并未減緩，集成電路的功耗、性能與晶體管密度仍在持續進步。劉德音表示，臺積電的3納米工藝按照計劃時程發展，甚至比預期進度超前了一些；因此我們也有信心看到未來節點將會如期而至。
半導體新一代工藝節點的性能與上市時程如預期進展。（數據源：ISSCC 2021）
傳統上，半導體工藝微縮仰賴微影技術；現在，藉由極紫外光微影（EUV）技術，產業界已經打破前一代微影技術的尺寸限制，不過產量仍是一個問題。評估EUV技術一個很重要的基準是圖形化（patterning）的總成本，而因為比起采用多重圖形化、多次曝光方式，EUV能使用較少層數的光罩，不難想象其成本可達到理想的水平。不過劉德音也表示，EUV功耗極大，為此臺積電已經取得350W照明光源技術突破，可支持5納米量產甚至到1納米節點。
自從以硅基互補金屬氧化物半導體（CMOS）技術為核心的新式柵極堆棧材料在本世紀稍早問世以來，材料創新的重要性變得日益顯著。臺積電在5納米節點導入了一種高遷移率通道（high mobility channel，HMC）晶體管，是將鍺（germanium，Ge）整合到晶體管的鰭片（fin）中。而導線也利用鈷（cobalt）與釕（ruthenium）材料持續挑戰極限。
HMC是CMOS工藝延續許多代的主力──鰭式場效晶體管（FinFET）在鰭片區域的材料改變，但即使是FinFET也即將達到生命周期終點。臺積電將轉向具備環繞式柵極（gate all around，GAA）通道的納米薄片（nano-sheet），以提供比FinFET更多的靜電控制。
劉德音指出，新一代組件能實現更小的汲極引致能障下降（drain induced barrier lowering），以及更好的次閾值擺幅（sub-threshold swing）；這些特性實際上的優勢何在？臺積電下一代平臺能為SRAM帶來更低的供電電壓，提供0.46V的可靠快取運作，隨著芯片上快取的需求越來越高，能將耗電降低到0.5V以下，勢必能改善芯片的整體功耗。
臺積電技術藍圖中的FinFET接班技術是環繞式柵極納米薄片晶體管。
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設計-技術協同優化（Design & Technology Co-Optimization，DTCO）的概念，將原本各自孤立的設計與制造思維轉為一種合作體制，如此一來，一旦刻印出的特征尺寸像是柵極間距（gate pitch）再也無法定義新技術節點，芯片密度仍有可能繼續增加。
DTCO能維持新節點1.8倍的邏輯柵密度提升，以及芯片尺寸35%~40%的微縮。這種跳脫框架的模式為系統單芯片（SoC）設計的重要領域帶來進展，這通常無法因為工藝技術演進而有所改善。DTCO不但能讓模擬與I/O區塊改善，還有數字電路區塊。
材料技術的革新
材料的創新將繼續推動芯片技術向前邁進，低維度材料包括六方氮化硼（hexagonal boron nitride，hBN）等2D材料，已經接近實現量產。劉德音強調，臺積電已經與臺灣學界團隊合作成功以大面積晶圓尺寸生長單晶氮化硼，其成果并獲刊于2020年3月的國際學術期刊《Nature》。低溫工藝則將實現晶圓級的邏輯與內存活性層（active layer）堆棧，打造真正的3D IC。
材料的創新延續了摩爾定律的生命；劉德音表示，少了創新材料，我們可能無法實現AI加速器技術（這方面Xilinx首席執行官Victor Peng在ISSCC的另一場演說有更多著墨），芯片上快取（on-chip cache）恐怕不足以支持軟件應用程序的持續演進。
而若少了小芯片（Chiplet），半導體技術的未來也會不完整。劉德音在演說中指出，在Chiplet變得“很酷”之前，就已經有很多人投入相關研發；他強調3D系統結構是讓技術朝著正確方向發展的關鍵推手，并重申Chiplet在實現特定領域（domain specific）解決方案上的重要性。每個Chiplet都能在技術上進行優化，毋須顧慮一體化SoC固有的設計折衷。
工藝的進一步微縮需要系統級的思考。（數據源：ISSCC 2021）
展望未來，3D芯片堆棧會是重點。透過臺積電的SoIC （system on IC）、低溫鍵合（bonding）工藝，能以垂直方式堆棧一打裸晶，高度僅600?m。劉德音在簡報中展示了3D堆棧結構的X光影像，并且評論“看看那完美的對齊…”誰說科技人不能成為最厲害的推銷員？
技術演進腳步未歇
臺積電的專題演說對半導體技術未來發展提供了不錯的綜覽，同時也對于期待和可能遭遇的障礙保持冷靜。劉德音在演說中提到，帶寬不足的情況仍然存在，雖然數據處理量每兩年會提升1.8倍，但常態化的帶寬卻沒有跟上，每兩年成長的速度僅1.6倍；為此I/O數量需要增加以彌補差距。幸運的是，還有很多進步空間，芯片對芯片互連密度還能再成長個幾倍。
劉德音對ISSCC的聽眾們保證，新技術節點仍會持續以每兩年進步一個世代的節奏前進；而材料、生產工具、芯片設計、專業封裝技術，以及來自其他領域的技術需要共同合作才能達成目標。他在一張投影片中總結了讓摩爾定律或多或少維持活力的方法。
新材料與新思維讓摩爾定律維持活力。（數據源：ISSCC 2021）
21世紀初，應變硅（strained silicon）與高介電（high-k）金屬柵極堆棧等技術的導入，讓半導體工藝微縮以同等速度進展。接著FinFET結構、EUV、HMC還有DTCO，將推動產業在接下來的15年進入以5納米為主流的世代；更多新穎的晶體管結構還將讓我們繼續向前邁進。
有鑒于目前產業界面臨芯片產能緊缺的情況，前面曾提到過的“技術通常一開始掌握在少數人的手中，但最后仍是由眾人所享受”這句話，值得我們再一次思考。我們真的能享受到大多數的先進技術嗎？想想Apple惡名昭彰地“霸占”臺積電每一個尖端工藝節點，我有點不太確定…就連Qualcomm、Intel也將之視為所面臨的最大挑戰之一。
對大型芯片業者來說，在未來會讓他們最頭痛的問題或許并不是尖端半導體工藝的產能供應量，如同劉德音所言，一個半導體技術的復興時代將要來臨，有一天芯片設計會變得像是寫軟件程序那么簡單，到那時候，“技術民主化”將真正實現。