近日，一個由來自 10 個歐洲國家的 28 個合作伙伴組成的，旨在幫助歐盟在 HPC 芯片技術和 HPC 基礎設施方面實現獨立的項目EPI（The European Processor Initiative）宣布 ，已成功發布其基于RISC-V架構的EPAC1.0 測試芯片。
EPI 活動的一個關鍵部分是開發和演示基于 RISC-V 指令集架構的完全由歐洲開發的處理器 IP，提供名為 EPAC（歐洲處理器加速器）的高能效和高吞吐量加速器內核。使用 RISC-V 指令集架構將允許在硬件架構和軟件級別利用開源資源，并確保獨立于非歐洲專利計算技術。
EPAC 結合了多種專門用于不同應用領域的加速器技術。測試芯片如上圖所示，包含四個VPU（vector processing micro-tiles），由SemiDynamics設計的Avispado RISC-V內核和巴塞羅那超級計算中心和薩格勒布大學設計的矢量處理單元組成。每個 tile 還包含一個 Home Node 和 L2 緩存，分別由 Chalmers 和 FORTH 設計，提供了內存子系統的連貫視圖。模板和張量加速器 （STX） 由 Fraunhofer IIS、ITWM 和 ETH Zürich 設計，VRP（variable precision processor ）由 CEA LIST 設計。這些專用加速器與 EXTOLL 的超高速片上網絡和 SERDES 技術相連接。
EPAC 設計由 Fraunhofer IIS 完成，并在GLOBALFOUNDRIES 22FDX 低功耗產線上完成芯片集成，并將在 FORTH、E4 和薩格勒布大學設計的基于 FPGA 的電路板中進行集成和評估。EPAC的成功制造將展示基于加速器的綠色HPC計算的下一步。
根據他們的展望，下一代 EPAC 加速器和接口將得到改進和完善，以在 12 納米及以下技術中實現更高的性能和更低的功率水平，并計劃引入小芯片方法。
來自 Fraunhofer IIS 的 Norbert Schuhmann 說：“這種設計和架構的關鍵挑戰不僅在于在超過 1 GHz 的加速器中實現最高的吞吐量和低功耗水平，而且還要像協奏曲一樣與內存訪問和芯片內部和外圍設備的數據傳輸速率高于 200 Gbit/s?！?/p>
6nm的RISC-V處理器
根據EPI的最初規劃，這些處理器的第一代芯片預計在2020年推出，以便及時地為歐盟將在2020-2021年間部署的E級先導系統提供支撐，而第二代芯片將于2023-2024年助力歐盟的第一套E級系統。這項系統工程由EuroHPC（歐洲超算聯盟）主導，該組織成立的初衷就是使歐洲在高性能計算技術方面與美國、中國和日本并駕齊驅。這項任務的部分工作涉及開發自研組件，以增強歐盟成員國對超級計算機的自主可控能力。
但從最新的報道可以看到，EPI最新的的目標是到2022年將把ARM和RISC-V的組合芯片用于高性能計算（HPC），這比原計劃晚一年。
項目項目合作伙伴已經完成了其RISC-V加速器體系結構的第一個版本，名為EPAC，并預計在明年的三年項目結束之前測試芯片。代號為Titan的EPAC測試芯片芯片將與PCIe EPAC測試平臺相輔相成，可以測試和增強體系結構，以備將來修訂和構建原型系統。
該項目旨在到2022年，在臺積電的6nm工藝上生產使用ARM Zues和RISC-V內核生產代號為Rhea的多核設備。按原定時間表計劃，這將在2021年完成。代號為Cronos的第二代設備將結合包括EPAC加速器與ARM Neoverse V1高性能數據中心核心。這將是2023年建造歐洲百億億次超級計算機的主要引擎。
RISC-V的先驅SiPearl一直是這個項目的關鍵人物，SiPearl與Arm簽署了許可協議并在德國開設了一家分支機構。競爭對手SiFive還與巴塞羅那超級計算機中心以及EPI合作伙伴合作，為百億億超級計算機使用RSIC-V技術。
“SiFive在百億億次計算非常感興趣，我們與BCS Barcelon合作，使用的是一個完整的系統模型的模擬框架，并增加了RISC-V標準的向量處理器，使exascle處理更加強大，”SiFive性能架構的高級總監Nasr Ullah說。
EPI項目已經具有支持RISC-V向量內在函數和C / C ++代碼自動并行化的編譯器，并且正在仿真中評估生成的代碼平臺可為應用程序，編譯器和體系結構的整體協同設計提供詳細的見解。其他軟件開發工具（SDV）正在為異構ARM + RISC-V體系結構調整操作系統。
該芯片不僅涉及百億億次超級計算機。該項目還正在為汽車工業開發概念驗證，以展示歐洲處理器倡議IP如何實現未來的ADAS功能，從而為通過RISC-V平臺，Kalray的MPPA和EPAC加速EPAC加速器鋪平道路。Menta eFPGA IP作為加速器。
