鉭電容器為高密度、高性能電子電路的設計人員提供了性能穩(wěn)定的可靠高電容解決方案。鉭電容器歷來深受設計工程師的喜愛，廣泛用于大容量儲能、濾波和去耦等應用。鉭電容器技術(shù)的進步包括聚合物陰極系統(tǒng)的成熟，這帶來了更低的有效串聯(lián)電阻 （ESR）、封裝密度的顯著提高以及有效串聯(lián)電感 （ESL） 的降低。在這里，我們將研究這些發(fā)展對績效的影響。

　　背景

　　鉭電容器已經(jīng)使用了將近 60 年。鉭電容器以其長期可靠性和電容密度而著稱，在軍用和商業(yè)航空電子設備、植入式醫(yī)療電子設備、筆記本電腦、智能手機以及工業(yè)自動化和控制系統(tǒng)的設計中一直處于核心地位。

　　它們受歡迎的核心是它們的體積效率，每單位體積產(chǎn)生高電容。

　　鉭電容器具有極大的表面積、高介電常數(shù)和相對薄的電介質(zhì)，可在高達 50V 的工作電壓下提供 1?F 至 2,200?F 范圍內(nèi)的最佳電容密度。

　　將先進的鉭粉和高效封裝相結(jié)合，使鉭電容器領(lǐng)先于替代技術(shù)的進步一步。例如，今天的鉭電容器能夠在 0402 外殼尺寸中提供高達 22?F 的 4V 電流。在電壓范圍的另一端，可以在單個封裝中找到 50V 時高達 47?F 的鉭電容器，在通孔封裝中甚至更高。

　　傳統(tǒng)的鉭電容器使用二氧化錳 （MnO 2 ） 作為陰極系統(tǒng)。這種半導體材料提供了一種自愈機制，可實現(xiàn)長期可靠性并且相對便宜。然而，其富含氧氣的配方在涉及高溫的極端情況下可能會導致著火。自 1990 年代中期以來，該行業(yè)一直致力于使導電聚合物成熟，以補充 MnO 2產(chǎn)品。導電性聚合物的電導率明顯高于 MnO 2，有助于降低 ESR。這一進步，加上消除敏感應用中的點火風險，有助于推動對這項技術(shù)的投資。

　　鉭電容設計的進步

　　制造商提供各種不同系列的固體鉭電容器，這些電容器針對特定特性進行了優(yōu)化，并針對不同的應用和細分市場。這些不同的產(chǎn)品系列包括優(yōu)化，例如更低的 ESR、減小的尺寸、高可靠性（例如，軍用、汽車和醫(yī)療）、減小的直流電流泄漏、更低的 ESL 和更高的溫度。本文重點關(guān)注其中兩個關(guān)注領(lǐng)域：降低 ESR 和減小尺寸。

　　· 更低的 ESR——這些器件針對最低 ESR 進行了優(yōu)化，在脈沖或交流應用中提供更高的效率，并在高噪聲環(huán)境中提供更好的過濾。

　　· 減小尺寸——這些器件結(jié)合使用高 CV 鉭粉和高效封裝，以緊湊的尺寸提供高電容。它們用于空間受限的應用，例如智能手機、平板電腦和其他手持消費電子產(chǎn)品。

　　低 ESR 鉭電容

　　降低鉭電容器的 ESR 一直是其設計中的一個重要研究領(lǐng)域。鉭粉的選擇和生產(chǎn)過程中陰極材料應用的工藝對 ESR 有顯著影響。然而，對于給定的額定值（電容、電壓、尺寸），這些因素主要是設計約束，并且在當今最先進的設備中大多是固定的。ESR 最顯著的降低有兩個來源：用導電聚合物代替 MnO 2作為陰極，以及從鐵鎳合金轉(zhuǎn)換為銅作為引線框架材料。

　　傳統(tǒng)鉭電容器中 ESR 的主要貢獻者是使用 MnO 2作為陰極材料。MnO 2的電導率約為 0.1 S/cm。相比之下，導電聚合物，例如聚 [3,4-乙烯二氧噻吩] （PEDT），其電導率在 100 S/cm 范圍內(nèi)。這種電導率的增加直接轉(zhuǎn)化為 ESR 的顯著降低。

　　幾個額定值的 ESR 與頻率圖突出了鉭電容器中聚合物陰極系統(tǒng)的優(yōu)勢。通過直接比較 MnO 2和聚合物中的 A-case 6.3V/47?F 額定值，可以看到在 100kHz 時聚合物設計的 ESR 降低了多達一個數(shù)量級。

　　引線框架材料是另一個改用導電性更高的材料可以提高 ESR 的領(lǐng)域。

　　鐵鎳合金（例如合金 42）一直是引線框架材料的傳統(tǒng)選擇。這些合金的優(yōu)點包括低熱膨脹系數(shù) （CTE）、低成本和易于制造。銅作為引線框架材料的處理取得了重大進展，使其能夠用于鉭電容器設計。其導電性是合金 42 的 100 倍，其使用對 ESR 有可衡量的影響。舉例來說，采用傳統(tǒng)引線框架的 A 外殼 （EIA 3216） 中 Vishay 的 100?F/6.3V T55 聚合物鉭電容器在 100kHz 和 25°C 時的最大 ESR 規(guī)格為 70mΩ。通過切換到銅引線框架，最大 ESR 規(guī)格可以降低到 40mΩ。

　　緊湊型鉭電容器

　　在鉭電容器設計中提高體積效率（電容密度）的兩個主要因素是鉭粉的演變和封裝的改進。

　　用于電容器設計的鉭粉的品質(zhì)因數(shù)等于 C×V/質(zhì)量 （CV/g）。顯示了用于大規(guī)模生產(chǎn)的鉭粉的演變過程。CV/g 的這些增加與較小的顆粒尺寸和提高的粉末純度有關(guān)。在電容器設計中利用這些本身就是一個復雜的研究領(lǐng)域，需要大量的研發(fā)投資。

　　另一個對減少鉭電容器設計尺寸的重大貢獻是開發(fā)了超高效封裝技術(shù)。整個行業(yè)中最常用的封裝技術(shù)是引線框架設計。這種結(jié)構(gòu)在制造中非常有效，提供低成本和高產(chǎn)量。對于不受空間限制的應用，這些設備繼續(xù)提供可行的解決方案。

　　然而，在許多以增加密度為主要設計標準的電子系統(tǒng)中，減小元件尺寸的能力是一個關(guān)鍵優(yōu)勢。為響應這一需求，制造商在封裝技術(shù)方面取得了多項進展。與標準引線框架結(jié)構(gòu)相比，無引線框架設計提高了體積效率。通過減小進行外部連接所需的機械結(jié)構(gòu)的尺寸，這些設備可以利用這個額外的可用空間來增加電容器元件的尺寸，從而增加電容和/或電壓。

　　在最新一代封裝技術(shù)中，Vishay 獲得專利的多陣列封裝 （MAP） 結(jié)構(gòu)通過在封裝末端使用金屬化層進行外部連接，進一步提高了體積效率。通過完全消除內(nèi)部陽極連接，電容器元件的尺寸可以在可用體積內(nèi)最大化。為了進一步說明體積效率的改進。這里電容器元件的體積明顯增加了 60% 以上。這種增加可用于優(yōu)化器件以增加電容和/或電壓、減少 DCL（直流泄漏）和增加可靠性。

　　Vishay MAP 結(jié)構(gòu)的另一個好處是降低了 ESL。通過消除包絡機械引線框架，MAP 結(jié)構(gòu)顯著減小了已建立電流回路的尺寸。通過最小化電流環(huán)路，可以顯著降低 ESL。如圖 7 所示，與標準引線框架結(jié)構(gòu)相比，這種減少可以達到 30% 的量級。ESL 的降低對應于自諧振頻率的增加，從而擴展了電容器的有用頻率范圍。

　　結(jié)論

　　鉭電容器的進步導致更低的 ESR、更低的 ESL 和更小的尺寸。導電聚合物陰極系統(tǒng)中使用的工藝和材料的成熟導致了穩(wěn)定、可重復的性能。這激發(fā)了超出鉭傳統(tǒng)用途范圍的重大設計活動。封裝技術(shù)的改進導致更高的電容密度和 ESL 的降低。

　　結(jié)合起來，這兩項進步為設計工程師提供了顯著改善的電氣性能、低寄生效應和更高的封裝密度。

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