外媒報導，全球晶圓代工龍頭臺積電不但已開始開發 2 奈米制程，拉大了與競爭對手的差距，而且臺積電最近也開始準備為 Apple 和 NVIDIA 開始試產 2 奈米產品。另外，為了開發 2 奈米制程技術，臺積電將派遣約 1,000 名研發人員前往位在竹科，目前正在建設中的 Fab 20 晶圓廠工作。
外媒 Patently apple 報導指出，三星電子于 2022 年 6 月采用 GAA 技術開始量產 3 奈米制成芯片，比臺積電提前 6 個月，成為全球首家量產該制程技術的企業。而受到三星先發制人的沖擊，臺積電高層多次公開 2 奈米制程技術的發展計劃，形成先進制程發展競賽。
除了臺積電之外，先前宣布計劃在 2021 年重新進入晶圓代工業務的處理器大廠英特爾 (intel) 也加入了先進制程研發競賽。這家美國半導體大廠在當地時間 6 月 1 日的在線活動中公布了其芯片背面電源解決方案 PowerVia 的技術發展、測試數據和路線圖，開始擴大其在晶圓代工產業的影響力。據報導，當前的臺積電還在開發芯片背面供電的技術，目標是到 2026 年使用該技術。
此外，英特爾設定了一個目標，就是在 2024 年下半年將其代工技術推進到 1.8 奈米的節點。3 月，該公司制定了一項計劃，就是藉由與 ARM 建立合作伙伴關系，達成 1.8 奈米制程技術的量產。不過，市場人士也存在一些不確定看法，認為即使英特爾按照路線圖取得成功，但最終要達到收支平衡，對公司來說仍是一個很大的挑戰。
報導還說明了臺積電另一競爭對手三星的情況，就是三星 DS 部門總裁 Kyung Kye-hyun 于 5 月初的一次演講中表示，三星計劃超越臺積電，目標就是從比臺積電更早使用 GAA 技術的 2 奈米制程開始。
事實上，臺積電除了先進制程之外，也透過先進封裝技術來維持技術的領先。不久前，臺積電就宣布先進封測六廠啟用正式啟用，成為臺積電首家達成前后端制程 3DFabric 整合一體化自動化先進封測廠和測試服務工廠。同時，也為 TSMC-SoIC （系統整合芯片）制程技術的量產做準備。先進封測六廠的啟用，將使臺積電對 SoIC、InFO、CoWoS、先進測試等各項 TSMC 3DFabric 先進封裝與硅堆棧技術，擁有更完整及靈活的產能規劃之外，也帶來更高的生產良率與效能協同效應。
臺積電營運／先進封裝技術暨服務、質量暨可靠性副總經理何軍表示，微芯片堆棧是提升芯片效能與成本效益的關鍵技術，因應強勁的三度集成電路 (3DIC) 市場需求，臺積電已完成先進封裝及硅堆棧技術產能的提前部署，透過 3DFabric 平臺提供技術領先與滿足客戶需求產能，共同實現跨時代科技創新，成為客戶長期信賴的重要伙伴。
臺積電分享2nm的更多信息
臺積電在其 2023 年歐洲技術研討會上透露了有關其即將推出的 N2 和 N2P 工藝技術的更多細節。這兩個生產節點的開發都考慮到了高性能計算 (HPC)，因此，它們具有許多專門設計用于改進的增強功能表現。同時，鑒于大多數芯片旨在改進的性能效率重點，低功耗應用也將利用臺積電的 N2 節點，因為與前代產品相比，它們自然會提高每瓦性能。
“N2 非常適合我們今天所處的節能計算范式，”負責代工廠高性能計算業務部門的臺積電業務發展總監 Yujun Li 在公司 2023 年歐洲技術研討會上說。，在整個電壓供應范圍內，N2 相對于 N3 的速度和功率優勢非常一致，使其同時適用于低功率和高性能應用。”
臺積電的 N2 制造節點 ——該代工廠第一個使用納米片環柵 (GAAFET) 晶體管的生產節點——承諾在相同的功率和復雜性下將晶體管性能提高 10-15%，或者在相同的時鐘速度和晶體管數量。在提高晶體管性能方面，功率傳輸是基石之一，而臺積電的 N2 和 N2P 制造工藝引入了多項與互連相關的創新，以擠壓一些額外的性能。此外，N2P 引入背面電源軌以優化功率傳輸和die面積。
N2 帶來的創新之一是超高性能金屬-絕緣體-金屬 (SHPMIM：super-high-performance metal-insulator-metal) 電容器，可增強電源穩定性并促進片上去耦。臺積電表示，與幾年前為 HPC 推出的超高密度金屬-絕緣體-金屬 (SHDMIM) 電容器相比，新型 SHPMIM 電容器的容量密度提高了 2 倍以上（與上一代 HDMIM 相比，其容量增加了 4 倍） . 與 SHDMIM 相比，新的 SHPMIM 還可以將 Rs 薄層電阻（歐姆/平方）降低 50%，并將 Rc 通孔電阻與 SHDMIM 相比降低 50%。
降低電力傳輸網絡中電阻的另一種方法是重新設計再分配層 (RDL)。從其 N2 工藝技術開始，臺積電將使用銅 RDL 代替今天的鋁 RDL。銅 RDL 將提供類似的 RDL 間距，但會將薄層電阻降低 30%，并將通孔電阻降低 60%。
SHPMIM 和 Cu RDL 都是臺積電 N2 技術的一部分，預計將在 2025 年下半年（大概是 2025 年很晚）用于大批量制造 (HVM)。
使用背面供電網絡 (PDN) 是 N2P 的另一項重大改進。背面電源軌的一般優點是眾所周知的：通過將電源軌移到背面來分離 I/O 和電源線，可以使電源線更粗，從而降低線路后端 (BEOL) 中的通孔電阻)，這有望提高性能并降低功耗。此外，去耦 I/O 和電源線可以縮小邏輯面積，這意味著成本更低。
在其 2023 年技術研討會上，該公司透露其 N2P 的背面 PDN 將通過減少 IR 壓降和改善信號，將性能提高 10% 至 12%，并將邏輯面積減少 10% 至 15%。當然，現在這種優勢在具有密集供電網絡的高性能 CPU 和 GPU 中會更加明顯，因此將其移到后面對它們來說意義重大。
Backside PDN 是臺積電 N2P 制造技術的一部分，將于 2026 年底或 2027 年初進入 HVM。
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