1.1 基于DSP的視頻圖像處理系統(tǒng)^[1][2]
　　本系統(tǒng)從功能上可以分為四個部分：DSP數(shù)據(jù)處理與存儲模塊，數(shù)據(jù)采集模塊，數(shù)字與模擬數(shù)據(jù)輸出模塊及時序控制模塊。DSP數(shù)據(jù)處理與存儲模塊完成圖像的非均勻校正、壞元替代、自動增益控制、圖像凍結、極性變換、直方圖統(tǒng)計以及電子變焦等數(shù)據(jù)處理；數(shù)據(jù)采集模塊包括高速A/D轉換電路、輸入數(shù)字信號的同步FIFO緩沖電路等；輸出模塊包括緩沖輸出視頻數(shù)據(jù)的同步FIFO存儲器電路、視頻D/A轉換器以及RS422電平格式的數(shù)據(jù)發(fā)送電路，該模塊完成模擬視頻信號的顯示和向下一級處理系統(tǒng)送數(shù)字信號；時序控制模塊的主要任務是在DSP的協(xié)調下控制所有模塊的時序和工作狀態(tài)，從而保證系統(tǒng)正常工作。
　　時序控制模塊由FPGA芯片及外圍電路構成，其頂層信號配置如圖2所示^[3]。該FPGA為系統(tǒng)提供主要的時序控制，包括各器件所需的時鐘、中斷信號、同步信號等。

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　　圖1所示系統(tǒng)的工作過程為：來自FPA探測器的兩路輸入視頻信號經視頻A/D變換為數(shù)字信號后進入先進先出(FIFO)存儲器，并經由DSP的DMA通道存入DSP片內RAM中，進行非均勻性校正、壞元替代等處理，并將處理后的圖像數(shù)據(jù)通過DMA通道搬至數(shù)字視頻輸出FIFO后送至下一級圖像處理系統(tǒng)。同時，處理后的數(shù)據(jù)經由另一個輸出FIFO進入視頻D/A轉換器，在復合同步信號和復合消隱信號的控制下，轉換為標準的PAL制模擬視頻信號。
1.2 紅外焦平面陣列的工作原理
　　紅外焦平面陣列的工作原理是^[4]：焦平面上的紅外探測器在接收到入射的紅外輻射后，在紅外輻射的入射位置上產生一個與入射紅外輻射性能有關的局部電荷，通過掃描焦平面陣列的不同部位或按順序將電荷傳送到讀出器件中來讀出這些電荷。當探測器將入射光子轉換成電荷后，所產生的信號必須被注入讀出電路，以便進行多路傳輸，讀出電路的輸出信號再進入放大電路進行放大，然后進入后續(xù)電路進行處理。
　　為使IRFPA正常工作，IRFPA的讀出電路一般需要外部提供5個信號：相位時鐘PH1與PH2、周期及積分時間均可變的積分時間時鐘INT、IRFPA，工作模式設置控制字COMI與模式設置使能控制字COML。這5個信號由外部輸入IRFPA。其中INT用來控制紅外探測器產生的光電流在積分電容上的累積時間。PH1、PH2作為讀出電路中移位寄存器行和列掃描的時鐘和復位時鐘。此外，通過控制積分時間時鐘的周期可以改變IRFPA輸出圖像的幀頻。
　　由以上的敘述可以看出，系統(tǒng)前端IRFPA輸出的圖像信號不包含標準視頻信號的同步信號、消隱信號等。所以無法從中分離出這些信息，需要系統(tǒng)自己生成符合PAL制標準的同步信號等，然后合成標準PAL制視頻信號。下面介紹模擬視頻信號的原理及實現(xiàn)方法。
2 模擬視頻信號的生成
　　本系統(tǒng)采用Bt121作為視頻編碼器芯片^[5]，由其合成PAL制標準視頻信號。圖3是生成全電視信號所需各種信號的FPGA模塊框圖。該模塊有4個輸入信號：CLK，REN4，CLK8M，RESET。其中：CLK是主時鐘信號；REN4是DSP送給FPGA的控制信號，REN4為低時開始產生模擬視頻信號輸出；CLK8M是8MHz的時鐘信號；RESET是復位信號。輸出5個信號：SCLOCK、BLANK、SYNC、RCLK4和PRS4。其中SCLOCK是視頻編碼芯片BT121的時鐘信號；BLACK和SYNC分別是送給BT121的消隱信號和同步信號；RCLK4是模擬口FIFO的讀時鐘信號；PRS4是模擬口FIFO的清空信號。

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2.1 SYNC和BLANK信號設計^[6]
　　要產生符合PAL制標準的電視信號，需要產生滿足如圖4所示的復合同步信號和場消隱信號。圖中陰影部分就是產生的有效圖像區(qū)域：320(列)×256(行)，視場的其他部分不送圖像信號。產生SYNC和BLANK信號時設計了四個模塊：pix、vcnt、sync_gene和blank_gene模塊。

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2.1.1 pix模塊
　　pix模塊主要用來產生半行計數(shù)器B、整行計數(shù)器Q和半行標志Term，以便為其他三個模塊所用。標準的PAL制電視信號，一行64μs，由于像素時鐘8MHz，即125ns，64μs/125ns＝512個像素，這樣半行計數(shù)器B，記8MHz時鐘的個數(shù)，當B＝255時，B值復位為0，而D則是計數(shù)半行個數(shù)的計數(shù)器，因為一幀圖像分成奇偶兩場，每場312.5行，總共625行，這樣D的值就從0～1249。同樣Q用來計數(shù)整行，Q＝511時，Q的值復位為0。當計數(shù)器每次計數(shù)到255時，也就是B值變化時，Term變?yōu)?，其他情況下Term為0。
2.1.2 vcnt模塊
　　vcnt模塊主要產生F和H標志，用F和H兩個標志標示SYNC信號的產生。在該模塊中，用一個計數(shù)器賦D的值，當D值不同時，產生不同的F和H值。當D為619或1 244或629或4時，F(xiàn)和H都為1；當D為624或1 249時，F(xiàn)和H分別為0和1；當D為634或9時，F(xiàn)和H分別為1和0。
2.1.3 sync_gene模塊
　　通過前面產生的F和H值的不同組合加上B和Q的不同值，就可以確定SYNC信號發(fā)生跳變的時刻。只要記錄下這些時刻，就可以生成符合要求的SYNC同步信號了。F和H以及B和Q的組合所代表的時刻如表1所示。

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2.1.4 blank_gene模塊設計
　　消隱信號的產生，主要是齒脈沖信號的產生，同樣可以通過齒脈沖的不同，區(qū)分奇偶場信號。通過D和B的值就可以知道何時在場消隱期間，何時不在場消隱期間，場消隱信號的產生邏輯如表2所示。

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2.2 RCLK4信號的設計
????RCLK4信號是模擬口FIFO的讀時鐘，當有讀時鐘時就有數(shù)據(jù)被送到BT121。因此在一場期間，只在圖中陰影部分才產生RCLK4。
　　通過兩個標志信號flag_256和flag_320v控制RCLK4的產生。flag_320v信號用來記每一行像素點的位置，由于一行64μs，相當于512個像素，除去行逆程12?μs，96個像素，正常能顯示的像素個數(shù)是512－96＝416，因此讓圖像顯示在屏幕的中央部分：416/2＝208，208－160（半行像素的個數(shù)）＋96(逆程)－12(前肩寬度)＝132，因此選圖像開始的第一個像素的位置為132，而最后一個像素的位置也就確定了：132＋319＝451，于是在計數(shù)器值大于132并且小于451時，令信號flag_320v=1，否則為0。
　　在確定了每一行的位置后，還要確定從哪一行開始顯示圖像。由于一幀圖像分成奇偶兩場，所以每場都顯示256行，而PAL制中每場312.5行，312.5－256－25（場消隱期）＝31.5，所以讓圖像上面空出16.5行，下面空出15行，中間區(qū)域顯示圖像。考慮到奇偶場問題，用D來計數(shù)，當77　　最后得到flag_256和flag_320v兩個信號后，在兩個信號都為1時，讓RCLK4輸出8MHz時鐘，相當于在這些時刻顯示FIFO中的數(shù)據(jù)，而其他情況輸出0，不顯示數(shù)據(jù)。
　　SCLOCK信號是Bt121的工作時鐘，其設計較簡單，這里不再詳述。
　　上述的同步信號、消隱信號、時鐘信號以及從輸出FIFO讀出的數(shù)據(jù)信號經Bt121芯片合成后，成為符合PAL制標準的全電視信號，可以直接在監(jiān)視器上顯示輸出。
　　本文實現(xiàn)了一種紅外圖像預處理系統(tǒng)的模擬視頻信號輸出。實際實現(xiàn)中還解決了系統(tǒng)輸入輸出沖突、輸入輸出FIFO的誤讀、FPGA信號的驅動等具體問題。經過對所設計的FPGA時序在紅外預處理系統(tǒng)中的實際測試表明，其實現(xiàn)了預期功能，使紅外圖像預處理系統(tǒng)的模擬視頻輸出達到了實時、穩(wěn)定的要求。

參考文獻
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