?? Cadence設計系統公司推出了一款創新的、可擴展的協同設計解決方案，用于印制電路板（PCB）系統的FPGA設計。Cadence OrCAD和 Allegro FPGA System Planner系統可縮減當今復雜的FPGAs協同設計的時間——那些具有大量引腳數目、Bank和引腳分配規則精細化——同時通過推出具有自動化的FPGA引腳位置感知、I/O分配綜合來減少風險。
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?? 由Taray公司開發，Cadencer的客戶可通過原始設備供應商（OEM）協議獲得，這一獨一無二的聯合解決方案提供了優化的correct-by-constructionFPGA引腳分配，它可使PCB布線過程中減少引腳優化迭代次數，同時減少將FPGA整合PCB設計所需的層數。Allegro FPGA System Planner通過FPGA引腳自動分配，還縮短了公司應用FPGA在PCB系統上模擬ASIC的時間。
?? “我嘗試了其它承諾簡化FPGA I/O復雜性問題的工具，但沒有一個有象Taray公司這樣的解決方法，”Harris公司GCSD信號完整TMT負責人Roberto Cordero說道，“Taray公司的FPGA I/O綜合技術是惟一一個能讓我們在系統級輸入我們的設計意圖的，它完全自動將引腳分配一次整合到多個FPGA中。Taray公司的技術將成為Cadence公司產品一個強有力的組合?！?/P>
?? 對于日益增長的數據吞吐量以及越來越多的功能，其產品導致大量引腳數的FPGA具有具有高速IO的需求。這些FPGAs還具有更高級的存儲器接口、更低的功耗，從而解決客戶對開發更加“綠色”的產品需要。使用這種更大容量、更多功能和先進高速接口的FPGA，在PCB系統中、以及在PCB上使用FPGA進行ASIC.模擬的數目正在增加。 Cadence公司OrCAD和Allegro FPGA System Planner面向那些將FPGA用于PCB系統而面臨挑戰的系統公司和IC公司。
?? “現成的多FPGA原型板并不總是能滿足設計師的要求，”Xilinx公司硅硬件與應用資深總監Ed McGettigan說道，“使用這種FPGA I/O綜合技術，設計者可創造出一個新的原型系統，同時比使用標準的引腳優化手工方式快得多的時間找出多種互聯與組件的設計方法?！?/P>
?? 該技術在一系列可擴展解決方案中均可獲得，從OrCAD FPGA System Planner到Allegro FPGA System Planner L, XL 以及GXL，并與OrCAD Capture, OrCAD PCB Designer，Allegro Design Entry HDL 和 Allegro PCB Design產品緊密整合。FPGA System Planner縮減了將FPGA整合到PCB的時間，通過FPGA資源的最佳化使用，增強了FPGA的性能，并通過減少密集布局、復雜和大量引腳數的 FPGA所需的PCB層數從而降低了PCB的生產成本。
?? “Cadence 公司的FPGA System Planner一個創新的解決方案，面向那些面臨將現今大量引腳數目、復雜的FPGA整合到PCB設計流程挑戰的設計團隊”Cadence公司副總栽Charlie Giorgetti,說道，“這正是我們的客戶期待從我們這里獲得的能夠縮短PCB上有大量引腳數目的FPGA的設計周期并降低管理風險的那種技術、自動化和創新。
?? OrCAD和 Allegro FPGA System Planner產品可配合16.2版本，客戶可立即使用。詳細信息可訪問http://www.cadence.com/cadence/newsroom/features/pages/feature.aspx?xml=fpga