引言
為了解決傳統(tǒng)DSP所面臨的速度低、硬件結(jié)構(gòu)不可重構(gòu)、開(kāi)發(fā)升級(jí)周期長(zhǎng)和不可移植等問(wèn)題，本文應(yīng)用Altera公司推出的NiosII嵌入式軟核處理器，提出了一種具有常規(guī)DSP的NiosII系統(tǒng)功能SOPC解決方案。由于可編程的NiosII核含有許多可配置的接口模塊，用戶可根據(jù)設(shè)計(jì)要求，利用QuartusII和SOPC Builder對(duì)NiosII及其外圍系統(tǒng)進(jìn)行構(gòu)建。用戶還可通過(guò)Matlab和DSP Builder，或直接用VHDL等硬件描述語(yǔ)言，為NiosII嵌入式處理器設(shè)計(jì)各類硬件模塊，并以指令的形式加入到NiosII的指令系統(tǒng)中，使其成為NiosII系統(tǒng)的一個(gè)接口設(shè)備，與整個(gè)片內(nèi)嵌入式系統(tǒng)融為一體，而不是直接下載到FPGA中生成龐大的硬件系統(tǒng)。正是NiosII所具有的這些重要特點(diǎn)，使得可重構(gòu)單片DSP系統(tǒng)的設(shè)計(jì)成為可能。
Nios II嵌入式系統(tǒng)設(shè)計(jì)流程
NiosII嵌入式處理器專為單芯片可編程系統(tǒng)設(shè)計(jì)而優(yōu)化，是一種面向用戶、可以靈活定制的通用RISC(精簡(jiǎn)指令集)嵌入式CPU。它采用Avalon總線結(jié)構(gòu)通信接口，帶有增強(qiáng)的內(nèi)存、調(diào)試和軟件功能，可采用匯編或C、C++等進(jìn)行程序優(yōu)化開(kāi)發(fā)。NiosII具有32位指令集、32位數(shù)據(jù)通道和可配置的指令及數(shù)據(jù)緩沖。與普通嵌入式CPU系統(tǒng)的特性不同，其外設(shè)可以靈活選擇或增刪，可以自定制用戶邏輯為外設(shè)，可以允許用戶定制自己的指令集。由硬件模塊構(gòu)成的自定制指令可通過(guò)硬件算法操作來(lái)完成復(fù)雜的軟件處理任務(wù)，也能訪問(wèn)存儲(chǔ)器或NiosII系統(tǒng)外的接口邏輯。設(shè)計(jì)者可以使用NiosII及外部的Flash、SRAM等，在FPGA上構(gòu)成一個(gè)嵌入式處理器系統(tǒng)。
完整的基于NiosII的SOPC系統(tǒng)是一個(gè)軟硬件復(fù)合的系統(tǒng)，因此在設(shè)計(jì)時(shí)可分為硬件和軟件兩部分。NiosII的硬件設(shè)計(jì)是為了定制合適的CPU和外設(shè)，在SOPC Buider和QuartusII中完成。在這里可以靈活定制NiosII CPU的許多特性甚至指令，可使用Altera公司提供的大量IP核來(lái)加快開(kāi)發(fā)NiosII外設(shè)的速度，提高外設(shè)性能，也可以使用第三方的IP核或VHDL來(lái)自行定制外設(shè)。完成NiosII的硬件開(kāi)發(fā)后，SOPC Buider可自動(dòng)生成與自定義的NiosII CPU和外設(shè)系統(tǒng)、存儲(chǔ)器、外設(shè)地址映射等相應(yīng)的軟件開(kāi)發(fā)包SDK，在生成的SDK基礎(chǔ)上，進(jìn)入軟件開(kāi)發(fā)流程。用戶可使用匯編或C，甚至C++來(lái)進(jìn)行嵌入式程序設(shè)計(jì)，使用GNU工具或其它第三方工具進(jìn)行程序的編譯連接以及調(diào)試。
單片DSP系統(tǒng)構(gòu)架
本系統(tǒng)為單片DSP可重構(gòu)系統(tǒng)，能完成數(shù)字信號(hào)處理方面各功能的操作。其中NiosII軟件處理器主要完成人機(jī)交互和控制作用；FPGA的邏輯模塊從NiosII處理器接收控制信號(hào)和數(shù)據(jù)后，完成相應(yīng)的硬件功能。系統(tǒng)框圖如圖1所示，除了軟核處理器NiosII外，存儲(chǔ)器、I/O接口以及FIR數(shù)字濾波器、IIR數(shù)字濾波器、DDS等應(yīng)用模塊等均可作為外設(shè)嵌入在FPGA中。這樣，整個(gè)DSP的數(shù)字信號(hào)處理部分全部集成在FPGA器件中，各模塊受NiosII處理器的控制。NiosII處理器系統(tǒng)中有Avalon總線，它規(guī)定了控制器與從屬模塊間的端口連接以及模塊間通信的時(shí)序。數(shù)字頻率合成器（DDS）通過(guò)Avalon總線與Nios II處理器相連，能很方便地完成控制及數(shù)據(jù)傳送。
在本系統(tǒng)中，F(xiàn)PGA采用Cyclone EPIC12，它有12060個(gè)邏輯單元（LE）和2個(gè)鎖相環(huán)(PLL)，提供6個(gè)輸出和層次時(shí)鐘結(jié)構(gòu)以及復(fù)雜設(shè)計(jì)的時(shí)鐘管理電路。整個(gè)系統(tǒng)在NiosII處理器的控制下，可實(shí)現(xiàn)FIR、IIR數(shù)字濾波、快速傅立葉變換（FFT）算法、編/解碼等功能，系統(tǒng)還能進(jìn)行DDS功能模塊設(shè)計(jì)，并構(gòu)成具有數(shù)控頻率調(diào)制、正交載波調(diào)制解調(diào)、數(shù)控相位調(diào)制等功能的信號(hào)發(fā)生器。系統(tǒng)中各功能模塊的選擇以及輸出信號(hào)調(diào)制方式和頻率的選擇均可通過(guò)外接的按鍵自由選擇。
系統(tǒng)硬件設(shè)計(jì)
系統(tǒng)的硬件系統(tǒng)包括FPGA、存儲(chǔ)器和外圍元器件3個(gè)部分。FPGA部分需要在SOPC Buider中設(shè)計(jì)，包含NiosII CPU核、內(nèi)部時(shí)鐘、Avalon總線控制器、連接NiosII核的下載和調(diào)試程序的JTAG_UART通信模塊、DDS接口模塊及DDS模塊、FIR、IIR數(shù)字濾波器接口模塊及功能模塊、編/解碼模塊及接口模塊、flash存儲(chǔ)器模塊等。各外設(shè)模塊核通過(guò)在片上的Avalon總線與NiosII相連。為使具有DSP處理器功能的NiosII系統(tǒng)正常工作，在FPGA外圍接有一些控制鍵，以調(diào)度各模塊的應(yīng)用。
建立Nios II嵌入式處理器系統(tǒng)
首先利用QuartusII建立項(xiàng)目工程，選用的目標(biāo)器件為Cyclone EPIC12，用SOPC Buider創(chuàng)建NiosII組件模型，生成硬件描述文件，鎖定引腳后進(jìn)行綜合與適配，生成NiosII硬件系統(tǒng)下載文件。然后建立NiosII嵌入式系統(tǒng)，從SOPC Buider組件欄中加入需要的各種組件：如NiosIICPU Core、定時(shí)器Timer、JTAG_UART、Avalon三態(tài)總線橋、鍵輸入I/O口、Flash等。另外，為了實(shí)現(xiàn)NiosII處理器對(duì)EPCS Flash存儲(chǔ)器的讀寫訪問(wèn)，還要加入一個(gè)EPCS Serial Flash Controller組件，通過(guò)此控制器將用于FPGA配置的SOF文件和CPU運(yùn)行的軟件一并存于EPCS器件中，以便大大簡(jiǎn)化硬件系統(tǒng)組成結(jié)構(gòu)。為了保證所有組件的地址安排合法，要對(duì)各組件地址進(jìn)行自動(dòng)分配，最后進(jìn)行全程編譯，即進(jìn)行分析、綜合、適配和輸出文件裝配，以完成NiosII硬件系統(tǒng)的設(shè)計(jì)。
在NiosII硬件系統(tǒng)設(shè)計(jì)完成后，將配置文件下載到指定的FPGA中。通過(guò)SOPC Buider軟件窗口，可進(jìn)入NiosII DSK軟件開(kāi)發(fā)環(huán)境進(jìn)行軟件設(shè)計(jì)。
DSP處理器功能系統(tǒng)的建立
使用DSP Buider在FPGA上進(jìn)行DSP模塊的設(shè)計(jì)，可實(shí)現(xiàn)高速DSP處理。但是，在實(shí)際應(yīng)用中，由于DSP處理的算法往往比較復(fù)雜，如果單純使用DSP Buider來(lái)實(shí)現(xiàn)純硬件的DSP模塊，會(huì)耗費(fèi)過(guò)多的硬件資源，有時(shí)也無(wú)法完成復(fù)雜的運(yùn)算。在DSP算法中反復(fù)出現(xiàn)的一些運(yùn)算，如復(fù)數(shù)乘法、整數(shù)乘法、浮點(diǎn)乘法等，在通用的CPU中都沒(méi)有專門的相關(guān)指令。利用Nios II的自定制指令特性，在系統(tǒng)設(shè)計(jì)中，可利用MATLAB、DSP Buider或VHDL設(shè)計(jì)并生成復(fù)數(shù)乘法器、整數(shù)乘法器、浮點(diǎn)乘法器等硬件模塊，在QuartusII環(huán)境中對(duì)上述文件作一些修正后，在SOPC Buider窗口中將它們定制為相應(yīng)的指令，并可設(shè)定或修改執(zhí)行該指令的時(shí)鐘周期。在進(jìn)行DSP算法運(yùn)算時(shí)，可通過(guò)匯編或C，甚至C++來(lái)運(yùn)用這些自定義指令進(jìn)行嵌入式程序設(shè)計(jì)。
用MATLAB、DSP Buider設(shè)計(jì)的復(fù)數(shù)乘法器模型如圖2所示，它完成了16位的復(fù)數(shù)乘法，虛部和實(shí)部的位寬都是16位，可以用一個(gè)32位的值來(lái)表示該復(fù)數(shù)。在設(shè)計(jì)中，NiosII為32位數(shù)據(jù)，正好可以放置2個(gè)復(fù)數(shù)。
要將這個(gè)復(fù)數(shù)乘法器硬件模塊設(shè)置成相應(yīng)的指令，還要進(jìn)行以下操作：?jiǎn)螕魣D標(biāo)SignalCompiler對(duì)其進(jìn)行轉(zhuǎn)換，選擇器件（用Cyclone）、選擇QuartusII綜合器，轉(zhuǎn)換后使其生成SOPC Buider的PTF文件。退出MATLAB后，在QuartusII環(huán)境中對(duì)轉(zhuǎn)換后所生成的復(fù)數(shù)乘法器的頂層VHDL文件進(jìn)行修改。在SOPC Buider窗口中雙擊cpu項(xiàng)，進(jìn)入指令加入編輯窗；單擊Import按鈕，進(jìn)入加入模塊文件窗口；單擊Add按鈕，打開(kāi)頂層文件；單擊Read port-list from files按鈕，得到端口加入情況顯示窗口；單擊Add to System按鈕，加入復(fù)數(shù)乘法器設(shè)計(jì)模塊，將這個(gè)硬件模塊設(shè)置成自定義的復(fù)數(shù)乘法指令comp。還可以修改該指令的指令周期。單擊Generate按鈕，進(jìn)行SOPC生成。
另外，NiosII的外設(shè)是可任意定制的，NiosII系統(tǒng)的所有外設(shè)都通過(guò)Avalon總線與NiosII CPU相接。Avalon總線是一種協(xié)議較為簡(jiǎn)單的片內(nèi)總線，NiosII通過(guò)Avalon總線與外界進(jìn)行數(shù)據(jù)交換。在本系統(tǒng)中，采用Avalon Slave外設(shè)方式加入了自定制Avalon總線組件A/D轉(zhuǎn)換接口模塊、D/A接口模塊，用于控制采樣ADC的工作并控制高速DAC的波形數(shù)據(jù)輸出。而自定義的Avalon總線組件DDS模塊接口和DSP功能轉(zhuǎn)換控制接口則用于NiosII CPU對(duì)DDS模塊的控制及通過(guò)外部鍵盤來(lái)控制DSP功能的選擇。
系統(tǒng)軟件設(shè)計(jì)
指令生成并加入總線和各種需要加入的外設(shè)組件（如各類接口、flash等）后，對(duì)基于NiosII的SOPC系統(tǒng)進(jìn)行編譯并下載到FPGA中。在NiosII的硬件系統(tǒng)生成的同時(shí)，SOPC Buider幫助用戶生成相應(yīng)的SDK（軟件開(kāi)發(fā)包）。由于在硬件開(kāi)發(fā)中的Nios CPU及其外設(shè)構(gòu)成的系統(tǒng)是自定制的，存儲(chǔ)器、外設(shè)地址的映射等都各不相同，需要專有的SDK，用戶新定制的指令也必須修改原有的編譯工具，這些都由SOPC Buider自動(dòng)生成。
在生成SDK的基礎(chǔ)上，可進(jìn)入系統(tǒng)軟件的設(shè)計(jì)。在這里，軟件的開(kāi)發(fā)設(shè)計(jì)與通常的嵌入式系統(tǒng)的開(kāi)發(fā)設(shè)計(jì)相類似，唯一不同點(diǎn)在于這時(shí)面對(duì)的嵌入式系統(tǒng)是自己定制的、裁剪過(guò)的，因此，受到硬件的局限性會(huì)小些。可使用匯編、C、C++來(lái)進(jìn)行嵌入式程序設(shè)計(jì)，使用GNU工具或其它第三方工具進(jìn)行程序的編譯連接以及調(diào)試。
比如，將復(fù)數(shù)乘法器硬件模塊設(shè)置成相應(yīng)的指令后，鎖定引腳，全程編譯。然后利用QuartusII編輯C程序進(jìn)行測(cè)試。在FPGA中的Nios CPU中運(yùn)行C程序。測(cè)試成功后，在DSP計(jì)算中遇到復(fù)數(shù)乘法就可以運(yùn)用復(fù)數(shù)乘法指令。
DDS模塊還是以硬件形式固化在FPGA中，可以根據(jù)需要，利用DDS設(shè)計(jì)出幅度、相位和頻率調(diào)制器。
結(jié)語(yǔ)
這種將常用的硬件模塊生成指令，軟、硬件并存的設(shè)計(jì)方法在FPGA中可實(shí)現(xiàn)較復(fù)雜的DSP運(yùn)算。整個(gè)系統(tǒng)除了ADC、DAC和控制選擇鍵盤外，都可在1片F(xiàn)PGA可編程芯片中實(shí)現(xiàn)。還可通過(guò)Avalon總線自定義各種接口模塊組件，提高整個(gè)DSP系統(tǒng)的靈活性，將軟件的靈活性和硬件的高速性予以結(jié)合。