在諸如核磁共振成像 (MRI)、超聲波、CT 掃描儀、數字 X 射線等醫療應用中，經常需要使用有很多通道的模數轉換器 (ADC) 對大量數據采樣。用串行接口來獲取采樣數據可減少 ADC 與 FPGA 的引腳數。此外，高速串行接口布線可節省電路板空間。由于電路板資源十分稀缺，FPGA 引腳也是非常寶貴的資源，所以與并行接口相比，串行數據轉換器接口的優勢是顯然的。今天，有兩種適用于高速數據轉換器的串行接口可供選擇。第一種選擇是串行時鐘-數據-幀 (CDF) 接口，該接口整合了串行化 LVDS (低壓差分信號) 數據流以及差分時鐘和幀時鐘，其中差分時鐘用于準確地收集數據，幀時鐘用于建立數據采樣的邊沿。第二種選擇是采用 JESD204 標準，在該標準中，時鐘嵌入到 Gbps 級高速兩線串行數據流中。這兩種接口均有各自的優缺點。由于用來驅動高速 JESD204 接口的電流模式邏輯 (CML) 對需要較大的功率，所以串行 LVDS 是實現功率較低且有大量通道的便攜式設計的首選。但是在串行 LVDS 不適用的場合，JESD204 接口就可以發揮作用。

串行LVDS 的優勢
    串行 LVDS 輸出格式減少了 ADC 和 FPGA 之間所需的數字 I/O 數量，節省了 FPGA 引腳、電路板面積和成本。此外，通過在數據轉換器上采用串行接口，數據轉換器所需的引腳數量也大大減少了，從而可實現尺寸小得多的封裝尺寸。這種優勢在有很多通道的設計中得到了充分的顯現。采用串行 LVDS 接口還是采用并行接口則取決于應用能否承受較大的功耗，以及 FPGA 是否有能力處理高速數據流。LTC2195 是一款 16 位、125Msps 雙通道 ADC，具串行 LVDS 輸出，每通道功耗僅為 216mW。不過，與使用雙通道并行輸出版本 LTC2185 (參見圖 1 中的完整產品系列圖)  相比，串行 LVDS 接口每通道多消耗 31mW 功率。這個 16 位高速 ADC 系列提供了卓越的 76.8dB 基帶 SNR 性能以及 90dB SFDR，同時在使用 1.8V 電源時，功耗非常低。

圖 1：凌力爾特的 16 位低功率、高速 ADC 系列

 就高速 ADC 而言，協調數據時鐘、幀時鐘和數據時，通常發送器和接收器均需要一個鎖相環 (PLL)，以正確協調數據時鐘。在 GHz 速率時，這種協調非常困難，而且數據傳輸速率主要受到接收器的限制。最終，在高于 1GHz 時，一般不采用這種 6 線串行發送方法，從而限制了 ADC 的速率或說限制了 ADC 的分辨率。

    就一個 16 位高速 ADC 而言，這就將采樣頻率限制到 62.5Msps。為了實現更高的采樣頻率，每個 ADC 通道可以采用兩個或 4 個“線道”。使用兩“線道”時，串行數據速率減半，奇數位和偶數位分開，進入兩個串行數據流差分對。采用雙“線道”模式時，16 位 125Msps ADC 將提供 1Gbps 的串行輸出數據速率。LTC2195 串行 LVDS 系列多提供一種 4“線道”模式，允許低得多的 500Mbps 數據傳輸速率，在該模式時，每通道使用 4 個差分對，總共有 20 條線，其中包括差分幀和時鐘對 (參見圖 2)。這允許與較低價、較低速的 FPGA 連接。為了正確理解所需的數字輸出線數量，再看一下采用并行 LVDS 輸出的情況，這時每通道將需要 32 條線。今天，市面上已經有具雙數據速率 (DDR) LVDS 輸出的 ADC 了，這類 ADC 每通道僅需要 16 條線。使用這種器件，輸出端的數據速率將是采樣頻率的兩倍。諸如 LTC2185 等雙通道 16 位 ADC 還提供可供選擇的 DDR CMOS 輸出，這將所需數據線的數量減少到每通道僅為 8 條。當考慮使用諸如 16 位 125Msps LTC2165 這類單通道高速 ADC 時，提供串行 LVDS 接口就不再有意義了，因為在所需數據線的數量上沒有差別。DDR CMOS 采用 8 條并行輸出線，而兩“線道”串行 LVDS (由于采樣率高于 62.5Msps，所以需要) 也采用 8 條線 (4 條線用于數據，4 條線用于數據時鐘和幀時鐘)。此外，串行 LVDS 增大了設備的功耗，這是便攜式應用擔憂的一個問題。

 
圖 2：16 位低功率 ADC 系列的數字輸出配置

 就高通道密度醫療應用而言，凌力爾特現在提供 8 通道 14 位 125Msps ADC LTM9011-14，這款新的低功率器件采用緊湊型 140 引腳 11.25mm x 9mm BGA 封裝，提供 73.1dB 的信噪比 (SNR) 性能以及高于 -90dBc 的通道隔離。為了實現最佳性能，也為了節省空間，該器件還靠近芯片集成了所有必要的旁路電容。在 125Msps 時，功耗僅為每通道 140mW。80Msps (LTM9009-14) 和 105Msps (LTM9010-14) 版本每通道分別消耗 94mW 功率和 113mW 功率，更低采樣率、更低功耗的版本正在開發之中。針對便攜式應用，LTM9011 系列提供可將功耗降至僅為 2mW 的休眠模式。LTM9011 提供串行 LVDS 格式，并面向高于 62.5Msps 的采樣率提供雙“線道”輸出模式。LTM9011 8 通道系列以低功率、14 位和 12 位、25Msps 至 125Msps 串行 LVDS 4 通道 (LTC2175) 及雙通道 (LTC2268) ADC 系列為基礎，具類似的性能特點 (參見圖 3)。新的美國出口管理條例已經改變了這些器件的分類，這些器件的出口控制分類號 (ECCN#) 已經從3A001 改為不那么嚴格的 ECCN# 3A991 了。這些器件以每 Msps 僅超過 1mW 的超低功耗，提供了無與倫比的性能，可保持很多醫療應用的便攜性。如需獲得不受美國出口管制條例限制的高速 ADC 產品完整列表，請訪問：www.linear.com.cn/hsadc_nolicense。

圖 3：具串行 LVDS 輸出的 14 位 / 12 位、25Msps 至 125Msps 四通道 / 雙通道 ADC 系列

對于在 ADC 和邏輯器件之間布設高速數字線的挑戰，數字設計師也許太熟悉了。設計師必須極其小心地確保在高速走線之間有足夠的間隔，以及確保數字信號不跨越模擬邊界。布局不佳會導致數字開關噪聲反饋回 ADC 的模擬輸入，從而引起系統總體性能下降。LTM9011 系列提供了直通式引出腳配置，從而減少了布設數據 I/O 線所需占用的電路板面積，并簡化了布局，可最大限度地減少與數字反饋相關的問題 (參見圖 4)。其他選項包括降低數字反饋的數據輸出隨機函數發生器、7 個可編程 LVDS 輸出電流值、內部 100Ω LVDS 輸出終端電阻器、以及數字輸出測試碼型。這些配置可以非常容易地通過 SPI 或硬連線設定，以實現更小的操作模式組。

圖 4：14 位、 80Msps 至 125Msps、 8 通道 ADC 提供直通式引出腳，
以易于布設至 FPGA 的走線

凌力爾特公司提供的所有這些串行 LVDS ADC 都可用配備了 VITA-57 FPGA Mezzanine 連接器 (FMC) 的演示版進行評估。運用強大的 PScopeTM QuikEvalTM II 軟件，工程師還能評估多個并行輸入通道的性能。PScope 軟件是凌力爾特公司的高速 ADC 評估軟件。就一個簡單的程序而言，它用幾秒鐘就能完成復雜的計算。PScope 軟件使工程師能快速和容易地評估信噪比 (SNR)、無寄生動態范圍 (SFDR)、總的諧波失真 (THD) 以及高速 ADC 的其他關鍵參數。PScope 這一工具還可以執行更復雜的計算，如計算兩個單音測試的互調失真，或者計算按動按鈕時擴展頻譜信號的相鄰通道功率比 (ACPR)。它還支持諸如 LTM9011 等多通道 ADC，從而允許同時測量 8 個 ADC 通道。

    圖 5 是一個屏幕截圖，顯示了 PScope 數據收集與分析軟件工具的強大功能。

圖 5：凌力爾特的 PScope 數據轉換器分析軟件

JESD204 高速串行接口
    8B/10B 編碼當初是由 IBM 于 1980 年發明的，該編碼無需幀時鐘和數據時鐘，這使得在高于 2GHz 的串行數據速率時，能實現單條傳輸線對通信。8B/10B 編碼的獨特特性允許將數據時鐘嵌入于數據本身之中，并通過初始幀同步，用 COMMA (逗號) 字符與幀一起保持。為了以標準化方式實現這種編碼的數據轉換器接口，JEDEC 規范 JESD204 定義了所需的協議和電特性，這使得新一代更快、更準確的串行 ADC 得以實現，如凌力爾特公司具 77.6dB SNR 和 100dB SFDR 的 16 位、105Msps ADC LTC2274。JESD204 接口利用很多高性能 FPGA 上提供的 SerDes 端口，騰出了通用 I/O 用于其他功能。缺點是 ADC 上的電流模式邏輯驅動器消耗比 LVDS 驅動器大得多的電流。另外，還必須有足夠的 SerDes 端口可用，以容納所有 ADC 接口。

與典型 6 線串行傳輸相比的優勢
    8B/10B 編碼數據因其行程長度有限，故而適合于時鐘恢復電路。另外，由于它采用 DC 平衡，因此還可適應 AC 耦合。8B/10B 編碼需要進行從一個 8 位組至一個 10 位代碼組的變換。在每個代碼組中，“1”和“0”的數量之差從不超過 2。通過監視連續代碼組中的“1”和“0”的數量，可以計算出運行差異。發送器和接收器利用該差異對數據編碼和解碼。對于每個輸入八位組，存在兩種可能的 10 位輸出代碼。選擇哪種代碼進行傳送取決于運行差異，并旨在保持“1”與“0”的平均數量相等。8B/10B 編碼的這種特性可確保信號的 DC 偏移為零。當數據被編碼時，將對其進行串行化和傳送 (始于第一個代碼組的“0”位)。JESD204 規范要求第一個代碼組對應于數據的最高有效字節。第二個代碼組對應于數據的最低有效字節。這兩個代碼組組合起來形成一個數據幀，從而構成一個樣本。一個 16 位 ADC 將被編碼為兩個 10 位代碼組，然后與采樣速率相乘以確定兩線式串行數據流的位速率。16-bit 105Msps LTC2274 在編碼之后可產生一個以 2.1Gbps 速率進行傳輸的串行數據流。在此速度下，8B/10B 編碼及其獨特特性使得能夠通過一個兩線式接口可靠地傳輸串行數據。

    JESD204 串行接口對于成本敏感型應用最有意義，在這類應用中，FPGA 引腳數量決定了設計的成本。醫療成像等多通道應用將從引腳數量減少中受益，因為易于布線并額外節省了空間。

結論
    選擇串行 LVDS 還是選擇 JESD204 接口標準，將取決于 FPGA上 SerDes 端口的功耗要求和可用性。如果考慮到便攜性，那么串行 LVDS 最適合采樣率高達 125Msps、分辨率高達 16 位的多通道 ADC。