摘 要： 提出了一種針對高速高精度數(shù)模轉(zhuǎn)換器的測試系統(tǒng)模型，該模型運用相關采樣技術(shù)，利用Matlab軟件和邏輯分析儀測試了模數(shù)轉(zhuǎn)換器的靜態(tài)性能和動態(tài)性能。與此同時，基于TI公司的THS1040設計了測試評估板。測試結(jié)果表明，這種系統(tǒng)測試模型測試出的性能參數(shù)與實際芯片性能參數(shù)誤差不超過1.17%。該模型已應用于高速視頻解碼芯片的后端驗證測試中。
關鍵詞： 模數(shù)轉(zhuǎn)換器；測試系統(tǒng)；THS1040；性能參數(shù)
隨著集成電路設計水平的長足進步和數(shù)字電路設計技術(shù)的日趨成熟，越來越多的電子系統(tǒng)采用數(shù)字系統(tǒng)設計[1]。與此同時，高速高精度ADC的出現(xiàn)對測試方法和測試手段提出了更高的要求。由于其高速高精度的特點，在實際應用中，能影響其性能的因素相比能影響普通模數(shù)轉(zhuǎn)換器的更多，諸如驅(qū)動、時鐘、接地、旁路和電源部分中的任何故障都將會導致其性能參數(shù)的嚴重降低[2]，從而使測試也變得更加困難。由于測試結(jié)果是系統(tǒng)性能評估的重要依據(jù)，因而對高速高精度ADC測試技術(shù)的研究具有非常重要的現(xiàn)實意義。
模數(shù)轉(zhuǎn)換器的測試方法除了基于內(nèi)建自測試[3]外，還有使用基于快速傅里葉變換外其他的信號處理方法進行測試研究，例如通過小波變換[4]方法能夠在ADC測試過程中縮短測試時間和改進測試質(zhì)量；WALSH變換[5]對模數(shù)轉(zhuǎn)換器輸出進行數(shù)字處理等，但目前僅停留在理論階段；通過觀察ADC的靜態(tài)和動態(tài)指標的測試結(jié)果，研究兩者之間的聯(lián)系[6]。只用一種測試方法就試圖得到所有的性能指標，從而節(jié)省測試時間和測試成本，但是實驗表明這是難以實現(xiàn)的。除此之外，目前絕大部分的研究工作是針對已有的測試方法和測試環(huán)境進行改進，以提高測試的精度和可信性。目前這些研究大部分停留在實驗階段，尚未獲得廣泛的應用。
本文基于德州儀器公司的ADC THS1040設計了評估測試系統(tǒng)，確定了模數(shù)轉(zhuǎn)換器測試系統(tǒng)各組成模塊以及各模塊應滿足的基本性能指標，并利用實驗設備搭建了模數(shù)轉(zhuǎn)換器測試系統(tǒng)，制定出測試方案，對THS1040的性能進行了評估。
1 測試系統(tǒng)架構(gòu)模型
本文提出的模數(shù)轉(zhuǎn)換器測試系統(tǒng)架構(gòu)模型如圖1所示。其中，時鐘發(fā)生器和正弦波發(fā)生器可以同時由一臺具有多路輸出功能的波形發(fā)生器兼任；外部基準源往往能提供比ADC芯片內(nèi)部基準源更加良好的性能；高性能濾波器的采用則是為了對輸出信號進行濾波，限制帶寬，提高線性度及噪聲等；邏輯分析儀的采用是為了對輸出數(shù)據(jù)進行采集和存儲。如果采用適當?shù)慕涌陔娐?，邏輯分析儀將可直接與個人電腦相連，使用個人電腦上的分析軟件就可以對ADC輸出數(shù)據(jù)進行實時處理和更新，否則需要使用軟盤將數(shù)據(jù)從邏輯分析儀取出，拷貝到個人PC上，再使用軟件進行分析。模數(shù)轉(zhuǎn)換器輸出數(shù)據(jù)的分析軟件主要是兩種：一種是基于Matlab軟件的數(shù)據(jù)處理；另外一種則是基于NI公司LabVIEW軟件的數(shù)據(jù)處理。后者偏向于實時處理。由于現(xiàn)實情況缺乏接口設備，故本文將采用的做法是取出數(shù)據(jù)，然后使用基于Matlab的ADC測試程序進行分析，得到相應的數(shù)據(jù)分析結(jié)果。
1.1 輸入信號發(fā)生器的設計
對于模數(shù)轉(zhuǎn)換器來說，輸入信號的純度會影響數(shù)字輸出的性能。輸入信號中的耦合噪聲轉(zhuǎn)換為輸出信號數(shù)字噪聲，如果輸入信號中有太多噪聲和失真，ADC性能實際上會被測試條件所掩蓋。為了得到有意義的結(jié)果，正弦波發(fā)生器的失真至少應低于待測ADC 20 dB，對于10 bit ADC而言，理想的SNR約為62 dB，因此要求正弦波信號源的THD+N至少為-82 dB。當信號發(fā)生器不滿足噪聲失真指標時，可以考慮在輸入端使用較高性能的濾波器。
1.2 直流電源的設計
直流電源為整個測試系統(tǒng)供電，對于電源而言，最重要的指標即為穩(wěn)定性和瞬態(tài)響應的能力。為了保證每個器件始終都能得到正常的電源供應，需要對電源的阻抗進行控制，也就是盡可能降低其阻抗。隨著電源電壓不斷減小，瞬間電流不斷增大，所允許的最大電源阻抗也大大降低。由于電源阻抗的要求，以往的電源總線形式逐漸不能適用于高速電路，目前基本上都是采用大面積的銅皮層作為低阻抗的電源分配系統(tǒng)。
在初始設計時，已經(jīng)考慮到電源要求對器件選取的制約，故選取的ADC、緩沖器、運放和晶振等均為5 V電源供電，所有主要的元器件均要求供電電源為5 V±0.25 V，并盡可能減小紋波。此外，選用直流線性電源而非開關電源是出于提高電流驅(qū)動能力和減小輸出紋波的考慮。
1.3 時鐘設計
模數(shù)轉(zhuǎn)換器中有兩大噪聲源：一個是由輸入信號的量化引起的(正比于ADC中的位數(shù))；另一個是由時鐘抖動引起的(在錯誤時間點采樣輸入信號)。根據(jù)式(1)，在非過采樣ADC應用中，量化噪聲將限制最大可能的信噪比(SNR)值。
采用時鐘抖動等于8 ps的采樣時鐘數(shù)字化70 MHz的模擬信號，可以得到接近49 dB的實際SNR，相當于將10 bit ADC的性能降低到了約8 bit。時鐘抖動必須小于2 ps才能取得等效于10 bit ADC的SNR。為了達到10 bit ADC的SNR，考慮到ADS822的孔徑延時為1.2 ps，對于輸入20 MB的正弦信號，時鐘抖動必須達到7.8 ps。
設計中考慮使用高性能的板上時鐘發(fā)生器為THS1040提供時鐘，雖然這樣會使后續(xù)處理只能采用加窗的非相關采樣辦法。本文采用了UT公司的CSX750PCC 40.000 MHz晶振，它是SMD器件，5 V電源供電，最大邊沿時間為4 ns，支持最大CMOS輸出負載為25 pF，價格便宜，符合THS1040測試設計的要求。
2 系統(tǒng)測試
針對上述提出的系統(tǒng)架構(gòu)模型，本文進行了實際測試實驗。實驗的儀器設備為：多功能函數(shù)發(fā)生器、交直流穩(wěn)壓電源用表、雙路穩(wěn)壓穩(wěn)流電源(0~32 V/0~3 A×2雙路)、邏輯分析儀。計算機硬件指標為：Pentium Dual-Core T4200(2.00 GHz) CPU；2.00 GB RAM；320 GB硬盤。計算機軟件為MATLAB 7.6。
本文設計的測試系統(tǒng)實物如圖2所示。數(shù)模轉(zhuǎn)換器的各項指標是在滿足一定的幅度和頻率條件下進行測試的，隨著信號幅度和信號頻率的變化，ADC的指標也會隨之發(fā)生一定的變化，為此，必須對THS1040進行不同幅度、不同頻率和不同輸入方式下的測試。保持接插件JL1、JL2、JL3、JL5和JL6開路，連接JL4，從而選擇ADC的輸入范圍為1.8 Vpp，內(nèi)部基準開始工作。將JI連接信號源并正確設置JU1與JU2跳線，J2連接時鐘源并正確設置JU3，同時將邏輯分析儀的連接器與評估板輸出排針相連，便可測試THS1040單端輸出交流耦合時不同頻率和幅度下的性能。
為了測試THS1040差分輸入下的情況，令J2接信號源，設置時鐘輸入：Vpp=5 V，Voffset=2.5 V(TP6測試)；信號輸入：Vpp=1 V，Voffset=2.5 V(TP5測試)，在滿足上述條件下的邏輯分析儀的輸出結(jié)果如圖3～圖4所示。其中，除四通道為時鐘顯示，從0~11通道依次顯示THS1040從最高有效位(MSB)到最低有效位(LSB)的測試結(jié)果。
根據(jù)邏輯分析儀輸出的數(shù)據(jù)，用Matlab編寫相應的程序，得到ADC的動態(tài)性能參數(shù)SFDR、SNR、SINAD、THD和靜態(tài)性能參數(shù)INL、DNL和ENOB等。測試的輸入信號為1 MHz，采樣信號頻率為3.268 MHz，具體的性能參數(shù)見表1。由表1可見，本文測試的數(shù)據(jù)與實際芯片測試性能偏差不超過2%，尤其是動態(tài)性能測試，實際誤差不超過0.65%。
本文基于相關采樣技術(shù), 利用Matlab軟件和邏輯分析儀完成了模數(shù)轉(zhuǎn)換器的靜態(tài)性能和動態(tài)性能的測試。并基于TI公司的THS1040模數(shù)轉(zhuǎn)換器,組建了高速模數(shù)轉(zhuǎn)換器測試系統(tǒng)，編制了相關的測試軟件，設計了相應的評估板，如圖2所示。同時完成了模數(shù)轉(zhuǎn)換器的動態(tài)性能與靜態(tài)性能的測試。測試結(jié)果表明，這種系統(tǒng)測試模型測試出的性能參數(shù)與實際芯片性能參數(shù)能較好地吻合。
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