為了解決軍事部門之間的通信問題，Joseph Mitola博士于1992年提出了“軟件無線電”的概念[1]。其基本思想是以開放性、可擴(kuò)展性、結(jié)構(gòu)精簡的硬件作為通用平臺。把盡可能多的無線電功能用可重構(gòu)、可升級的構(gòu)件化軟件實現(xiàn)[2]。
    軟件無線電的數(shù)字硬件系統(tǒng)作為軟件的載體和核心，必須有高速度、高精度、實時的運算能力。目前主要有ASIC、FPGA、DSP作可選方案。
    ASIC是硬連線結(jié)構(gòu)處理單元，在固定的芯片上實現(xiàn)系統(tǒng)，其電路具有速度快和功耗低的優(yōu)點；然而ASIC設(shè)計周期長、成本高、功能相對固化致使靈活性不夠。DSP可通過編程實現(xiàn)功能的修改和升級，具有極大的靈活性；但DSP對所有信號的處理都是串行實現(xiàn)的，當(dāng)面對并行處理需求時，效率較低。FPGA有底層硬件的現(xiàn)場可重構(gòu)能力，比ASIC有更高的靈活性；而且可以構(gòu)造多個并行處理單元，比DSP具有更高的并行運算效率。因此成為軟件無線電首選方案。
1 系統(tǒng)實現(xiàn)
    本文旨在采用FPGA實現(xiàn)中頻數(shù)字化系統(tǒng)，并在系統(tǒng)上實現(xiàn)頻率調(diào)制。系統(tǒng)包括AD、DA接口設(shè)計和調(diào)頻算法的實現(xiàn)。ADC選用PCM1801；DA選用AD9762，調(diào)頻由直接頻率合成DDS(Direct Digital Synthesizer)算法實現(xiàn)[3]。
    PCM1871音頻ADC采樣得到的串行數(shù)據(jù)，在AD IP Core中轉(zhuǎn)化為并行，經(jīng)調(diào)制后，再由DA IP核轉(zhuǎn)化成DA所需要的數(shù)據(jù)格式并輸出。全局時鐘模塊為AD、DDS、DA提供時鐘，系統(tǒng)結(jié)構(gòu)如圖1所示。
    圖1中的結(jié)構(gòu)有如下優(yōu)勢：通過配置不同的算法IP核，可以靈活實現(xiàn)多種調(diào)制；FPGA輸出的是頻率較低的數(shù)字中頻，降低了對DA的帶寬要求及高速數(shù)字信號傳輸帶來的信號串?dāng)_；輔以不同的本振便能工作在不同頻段下。充分體現(xiàn)了軟件無線電的優(yōu)勢。

1.1 AD采樣電路與驅(qū)動

    PCM1801是低功耗16 bit立體聲音頻ADC。由于采用了過采樣和梳妝濾波電路，降低了對采樣保持電路和抗混跌濾波器的要求，提高了性噪比。其靈活的配置模式、多樣數(shù)據(jù)輸出格式使得PCM1801芯片廣泛使用于DVD、電子音樂設(shè)備等。
    PCM1801內(nèi)部由帶隙電壓源、差分電路、5階Δ-Σ ADC、梳妝濾波器和串行接口電路組成。帶隙電壓源為差分轉(zhuǎn)換電路和Δ-Σ AD提供穩(wěn)定的參考源。差分電路用于將單端聲道信號轉(zhuǎn)換為差分形式，以改善信號動態(tài)范圍和提高電源紋波抑制性能。轉(zhuǎn)化后數(shù)據(jù)經(jīng)Δ-Σ ADC 64倍過采樣后再經(jīng)梳妝濾波器轉(zhuǎn)化為1倍采樣率、16 bit的數(shù)據(jù)格式。串行接口電路根據(jù)管腳的配置，將量化后數(shù)據(jù)以制定的格式輸出。
    由數(shù)據(jù)手冊可知，當(dāng)格式控制管腳（FMT）為高時，音頻輸出格式為IIS：在聲道控制管腳變化后的第2個時鐘上升沿開始， Dout管腳上由高位向低位輸出數(shù)字化的音頻電壓。當(dāng)聲道控制管腳（LRCK）為低時輸出左聲道信號，否則輸出右聲道信號。根據(jù)時序要求，在FPGA上設(shè)計其接口并仿真如圖2所示。

    Data_in為模擬ADC輸入的串行信號。為簡化設(shè)計，F(xiàn)MT、LRCK恒定為高，即設(shè)置芯片一直以IIS格式輸出右聲道信號。BCK為ADC串行輸出時鐘，SCKI為ADC內(nèi)部數(shù)字濾波器時鐘。
1.2 DDS與頻率調(diào)制
    直接數(shù)字頻率合成DDS是從相位出發(fā)直接合成所需波形的一種頻率合成技術(shù)，通常由相位累加器、波形存儲ROM、DA轉(zhuǎn)換器和低通濾波器組成。DDS的工作原理為：在參考時鐘的驅(qū)動下，相位累加器對頻率控制字進(jìn)行線性累加，得到的相對碼對波形存儲器尋址，使之輸出相應(yīng)的幅度碼，經(jīng)模數(shù)轉(zhuǎn)換得到階梯波，最后用低通濾波器對其進(jìn)行平滑，得到所需頻率的平滑連續(xù)波形，其結(jié)構(gòu)如圖3所示[4]。
    DDS模塊的輸出頻率fout是系統(tǒng)工作頻率fclk、相位累加器比特數(shù)N及頻率控制字K的函數(shù)，其數(shù)學(xué)關(guān)系為：



    將式(1)～式(5)中相關(guān)參數(shù)設(shè)置如下：fclk為125 MHz，f(t)為單頻正弦波，ωc為10.9 MHz的FM中頻[6]，DDS頻率分辨率為1 Hz，設(shè)置XILINX DDS IP Core[7]，F(xiàn)M仿真波形如圖4所示。
1.3 DA電路與驅(qū)動
    AD9762是125 MHz采樣率、12 bit分辨率DAC，為差分電流輸出，滿量程為20 mA。由于其具有高的無雜散動態(tài)范圍和低功耗，廣泛應(yīng)用于基帶信號調(diào)制和DDS應(yīng)用。在本系統(tǒng)中，AD9762將FPGA輸出的數(shù)字化中頻信號轉(zhuǎn)化為差分電流信號，再經(jīng)后級電路轉(zhuǎn)化為電壓信號。其電路圖如圖5所示。

    DAC接收到FPGA輸出的并行數(shù)據(jù)后，在時鐘上升沿將數(shù)據(jù)轉(zhuǎn)化為差分電流信號。由于DAC輸入數(shù)據(jù)率為125 MS/s，為保持信號完整性，在高速信號輸入腳進(jìn)行了串聯(lián)端接[8]。輸出的差分電流信號經(jīng)運放轉(zhuǎn)化成電壓信號。為了改善交流性能，在運放差分輸入管腳之間并入20 pF的電容，構(gòu)成低通濾波器，防止DA輸出的階躍電流信號擺率過大使運放出現(xiàn)飽和失真。

2 系統(tǒng)測試
    將以上各模塊連接、編譯后下載至目標(biāo)板，測試波形如圖6所示。

    CH1是輸入的基帶信號，CH2是調(diào)制后波形，同時對已調(diào)波形用示波器的FFT功能分析了頻譜。圖中中頻輸出波形穩(wěn)定，頻譜范圍和FM理論頻譜范圍一致，實現(xiàn)了中頻數(shù)字化調(diào)制的功能。
    本文按照軟件無線電理念，設(shè)計了FPGA中頻數(shù)字化硬件平臺，并在此基礎(chǔ)上實現(xiàn)了FM調(diào)制。測試結(jié)果驗證了系統(tǒng)方案的正確性。在不改變硬件的條件下，通過對FPGA進(jìn)行不同的配置，能實現(xiàn)多種調(diào)制方式，充分體現(xiàn)了軟件無線電系統(tǒng)可重構(gòu)的優(yōu)點。同時，該系統(tǒng)的實現(xiàn)也為軟件無線電通信節(jié)點的開發(fā)提供了方案支持。
參考文獻(xiàn)
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