摘 要： 針對(duì)1000BASE-T中的均衡解碼結(jié)構(gòu)，從信噪比與誤碼率、速度及硬件復(fù)雜度等方面比較了該判決反饋均衡解碼器的幾種形式，并設(shè)計(jì)了一種滿足速度與誤碼率要求而硬件復(fù)雜度更低的混合型結(jié)構(gòu)，該結(jié)構(gòu)將部分殘留后饋干擾級(jí)數(shù)移除，同時(shí)應(yīng)用流水線及重定時(shí)技術(shù)優(yōu)化其性能。
關(guān)鍵詞： 判決反饋均衡；1000BASE-T；混合結(jié)構(gòu)；網(wǎng)格譯碼
1 判決反饋均衡解碼器的結(jié)構(gòu)
許多數(shù)字通信系統(tǒng)中都使用了網(wǎng)格編碼和脈沖幅度調(diào)制，1000BASE-T中使用4維8狀態(tài)網(wǎng)格編碼及5電平調(diào)制，每對(duì)雙絞線上有5種符號(hào){-2，-1，0，1，2}，分為A={-1，1}，B={-2，0，2}兩組。4對(duì)雙絞線組合的16種結(jié)果分為圖1（a）所示的8個(gè)子集，屬于相同子集的不同符號(hào)間的歐氏距離為4。圖1（b）為其網(wǎng)格編碼[1]圖，每個(gè)狀態(tài)均有4條進(jìn)出路徑，偶狀態(tài)ρ0、ρ2、ρ4、ρ6出發(fā)路徑對(duì)應(yīng)的輸出判決符號(hào)取自偶子集S0、S2、S4、S6；奇狀態(tài)ρ1、ρ3、ρ5、ρ7出發(fā)路徑輸出判決符號(hào)取自奇子集S1、S3、S5、S7，相同起止點(diǎn)的編碼路徑間最小距離為4，即網(wǎng)格編碼在理想條件下可以獲取6 dB編碼增益。
由于噪聲和串?dāng)_的存在，譯碼使用了基于最大似然估計(jì)（MLSE）的維特比算法，該算法的復(fù)雜度隨著信道數(shù)和譯碼深度呈指數(shù)增長，因此，硬件復(fù)雜度是算法設(shè)計(jì)重點(diǎn)。一種是串聯(lián)式均衡解碼器結(jié)構(gòu)，即將4個(gè)DFE（判決反饋均衡器）與一個(gè)維特比譯碼器串聯(lián)，如圖2所示。其中，4路DFE用于消除后饋干擾，維特比譯碼器則用于進(jìn)行網(wǎng)格譯碼，兩部分組成串聯(lián)式結(jié)構(gòu)。
串聯(lián)分離式結(jié)構(gòu)[2]電路簡(jiǎn)單、硬件開銷小、可流水線操作且速度快。但其中DFE輸入直接來自硬判決，當(dāng)存在誤判時(shí)，會(huì)引起錯(cuò)誤傳遞[3]，導(dǎo)致誤碼率升高。抑制誤差傳遞的一種方法是使用并聯(lián)式結(jié)構(gòu)，如圖3所示。DFE與Viterbi譯碼器形成環(huán)路，后饋干擾補(bǔ)償嵌入Viterbi譯碼器中，DFU輸入不采用硬判決而采用各狀態(tài)幸存信號(hào)，這種結(jié)構(gòu)能取得很好的誤碼率性能。
并聯(lián)式結(jié)構(gòu)針對(duì)8狀態(tài)都進(jìn)行了DFU計(jì)算，需8倍的DFU單元數(shù)、8倍的1D-BMU單元數(shù)以及4倍的4D-BMU的單元數(shù)，大大增加了硬件開銷。并且由于n時(shí)刻的碼間干擾計(jì)算需要此前的多級(jí)判決值，因此，后饋碼間干擾的補(bǔ)償、一維及4維分支度量計(jì)算、加比選單元以及幸存信號(hào)的選擇形成了一個(gè)關(guān)鍵回路，路徑延遲大，系統(tǒng)工作速率低。
串聯(lián)式結(jié)構(gòu)硬件簡(jiǎn)單且能達(dá)到較高的速度，而并聯(lián)式結(jié)構(gòu)擁有較好的誤碼率性能，可以綜合這兩種結(jié)構(gòu)設(shè)計(jì)一種折衷的混合型結(jié)構(gòu)。
2 混合式結(jié)構(gòu)設(shè)計(jì)與實(shí)現(xiàn)
2.1 混合式結(jié)構(gòu)
經(jīng)仿真可知，信號(hào)經(jīng)過回波、串?dāng)_消除以及前饋均衡后，大部分的后饋干擾能量都集中在前幾級(jí)上，而占多數(shù)級(jí)的尾部干擾只占有少部分能量。如果先去掉相對(duì)不重要的尾部干擾，而將重要干擾的消除引入到分支度量計(jì)算中，利用超前計(jì)算思想[4]來減小延時(shí)，將多數(shù)級(jí)數(shù)的尾部干擾消除單元和1D-BMU單元移到關(guān)鍵環(huán)路以外，可得到一種混合式結(jié)構(gòu)，對(duì)誤碼率性能只會(huì)有很小的影響，但卻可以大大降低硬件復(fù)雜度，如圖4所示。
判決反饋預(yù)均衡（DFPE）用于消除相對(duì)不重要的后饋干擾，只留下重要的幾級(jí)送到判決反饋均衡解碼器（PDFD）。假設(shè)后饋干擾級(jí)數(shù)L=14，用MATLAB對(duì)三種結(jié)構(gòu)的誤碼性能作了算法模擬，得到BER與輸入SNR關(guān)系，如圖5所示。此外，還對(duì)不采用網(wǎng)格編碼的信號(hào)進(jìn)行仿真，可看到誤差傳遞作用對(duì)串聯(lián)式結(jié)構(gòu)性能有很大的負(fù)面影響，相對(duì)于未編碼系統(tǒng)只有約1 dB的信噪比增益；而14級(jí)全并聯(lián)結(jié)構(gòu)約有5.3 dB的編碼增益；混合式結(jié)構(gòu)殘留級(jí)數(shù)r增加，編碼增益也增加，殘留1級(jí)干擾時(shí)，編碼增益約為4 dB，雖然殘留級(jí)數(shù)為2時(shí)的誤碼率性能與全并行結(jié)構(gòu)的性能相當(dāng)，但卻大大增加了硬件復(fù)雜度，因此，選擇r=1。
2.2 DFPE結(jié)構(gòu)
DFPE將后饋干擾的級(jí)數(shù)削減到1，其結(jié)構(gòu)如圖6所示，消除了這部分后饋干擾的信號(hào){yn，j}為：
根據(jù)1000BASE-T信道模型[7]，使用MATLAB仿真產(chǎn)生了有干擾的數(shù)據(jù)，通過本文設(shè)計(jì)的均衡解碼器進(jìn)行均衡并解碼，ModelSim仿真結(jié)果如圖8所示。z1、z2、z3、z4為通過模擬信道、帶干擾的待均衡解碼的數(shù)據(jù)，理論上為5值符號(hào){-2，-1，0，1，2}，假設(shè)經(jīng)過8 bit A/D轉(zhuǎn)換量化后理論值為{-128，-64，0，64，127}。{a1，a2，a3，a4}為譯碼過程保存的幸存符號(hào)值。dout為經(jīng)過回溯深度14周期后的譯碼輸出，輸出為00→01→00→01→01→00→10→10→11→10→00→00→11→10→01→00→01。通過分析可知，狀態(tài)轉(zhuǎn)換與輸入的碼組對(duì)應(yīng)，表明該均衡解碼器正確地去除干擾并解碼出發(fā)送信號(hào)。
本文在現(xiàn)有判決反饋均衡解碼器的基礎(chǔ)上設(shè)計(jì)了一種折衷的混合結(jié)構(gòu)，采用預(yù)均衡將后饋干擾削減到1級(jí)，使用流水線及超前計(jì)算技術(shù)優(yōu)化其性能，該結(jié)構(gòu)大大降低硬件復(fù)雜度，同時(shí)又能滿足系統(tǒng)誤碼率和速度的要求，最后使用Verilog HDL語言實(shí)現(xiàn)了一個(gè)適用于1000BASE-T的均衡解碼器。
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