0 引言
RLC單獨(dú)測(cè)量的方法有很多，對(duì)電阻的測(cè)量最為簡(jiǎn)單。電容電感對(duì)時(shí)變信號(hào)敏感，可將電容電感轉(zhuǎn)換成與電量、時(shí)間和頻率相關(guān)的物理量，通過(guò)對(duì)電量、時(shí)間或頻率的測(cè)量獲得電感電容值。目前通過(guò)不同的模擬電橋電路可以實(shí)現(xiàn)RLC參數(shù)的較精確測(cè)量，在測(cè)量時(shí)需要預(yù)先甄別RLC類(lèi)型再選著合適的測(cè)量電橋和測(cè)量頻率，因此測(cè)量時(shí)智能化水平不高。隨著數(shù)字信號(hào)處理技術(shù)的成熟，以及AD芯片性能的提升，采用數(shù)字信號(hào)處理的方法逐漸替代了傳統(tǒng)模擬測(cè)量信號(hào)相位、頻率、幅度信息，降低了模擬器件的使用量和系統(tǒng)復(fù)雜程度，便于智能化控制。
基于MSP430的智能LRC測(cè)量系統(tǒng)，利用高速數(shù)模轉(zhuǎn)換電路將信號(hào)量化處理，FPGA進(jìn)行高速數(shù)字信號(hào)處理獲得信號(hào)相位、幅值信息。這樣不僅減少了模擬器件的數(shù)量，也減少了信號(hào)傳輸中的衰減和模擬器件溫度變化以及供電變化等引入的附加干擾。此外，采用MSP430單片機(jī)的智能控制技術(shù)，使測(cè)量系統(tǒng)具備自動(dòng)分析、識(shí)別、計(jì)算的能力。用戶(hù)只需開(kāi)機(jī)接入待測(cè)量元件即可獲得待測(cè)元件的RLC值。
1 系統(tǒng)總體設(shè)計(jì)
系統(tǒng)采用矢量比例法測(cè)量RLC的方法，如圖1所示。圖中參考阻抗用標(biāo)準(zhǔn)阻抗R0代替Z0，可推導(dǎo)出：
由式(2)～(4)可知，只要知道Vx，V0實(shí)部、虛部就可以測(cè)量待測(cè)R，L和C的值。
系統(tǒng)測(cè)量過(guò)程中總體信號(hào)流程如圖2所示，系統(tǒng)首先需要產(chǎn)生頻率非常穩(wěn)定的正弦波作為圖1的信號(hào)源，接入待測(cè)元件后，由于V0信號(hào)不便直接測(cè)量，因此需要減法電路做差后求得V0。為了保證測(cè)量精度，系統(tǒng)采用高速高精度的AD芯片進(jìn)行兩通道交流信號(hào)同步采樣，采樣前需要將信號(hào)差分化處理。當(dāng)采樣完成后，數(shù)據(jù)傳給FPGA進(jìn)行傅里葉變換。利用傅里葉分析法，對(duì)采樣的信號(hào)進(jìn)行FFT變換就能分離出V0，Vx的實(shí)部和虛部。FPGA分離出的V0，Vx的實(shí)部和虛部數(shù)據(jù)經(jīng)單片機(jī)MSP430F4617計(jì)算，結(jié)果將顯示在液晶顯示器上。
2 系統(tǒng)硬件設(shè)計(jì)
測(cè)量?jī)x的硬件由MCU模塊、FPGA數(shù)據(jù)處理模塊、A／D采樣模塊、單端轉(zhuǎn)差分模塊、測(cè)量接入模塊、函數(shù)發(fā)生器模塊、鍵盤(pán)模塊、液晶顯示模塊構(gòu)成，硬件框圖如圖3所示。
2．1 系統(tǒng)主控制MCU模塊
儀器的控制核心采用MSP430F4617單片機(jī)，該芯片有2個(gè)16位定時(shí)模塊單元，多路12位A／D采樣轉(zhuǎn)換模塊，12位D／A轉(zhuǎn)換模塊，多路時(shí)鐘系統(tǒng)，存儲(chǔ)容量大，數(shù)量多的I／O口，在整個(gè)系統(tǒng)中是利用率比較高的器件。在系統(tǒng)測(cè)量過(guò)程中，首先用于分析測(cè)量數(shù)據(jù)，根據(jù)測(cè)量值與沒(méi)定參數(shù)比較，然后再反饋給控制測(cè)量模塊選擇合適R0達(dá)到最佳測(cè)量狀態(tài)。根據(jù)初步測(cè)量結(jié)果反饋控制函數(shù)發(fā)生器以及內(nèi)部定時(shí)器選擇合適函數(shù)頻率，進(jìn)行精確的測(cè)量，最終控制液晶顯示器將測(cè)量的元件的電學(xué)特性RLC值輸出顯示。
2．2 FPGA數(shù)字信號(hào)處理模塊
FPGA芯片采用XC3S200A芯片，系統(tǒng)中高速A／D采樣芯片工作頻率較高它的控制時(shí)鐘以及采樣時(shí)序主要由FPGA控制產(chǎn)生，同時(shí)利用FPGA處理數(shù)字信號(hào)速度快的特點(diǎn)對(duì)圖3兩路信號(hào)V0，Vx進(jìn)行FFT運(yùn)算分離出實(shí)部虛部信息，并將數(shù)據(jù)傳送給單片機(jī)。
2．3 A／D采樣模塊
為了減小圖3中2個(gè)模擬輸入信號(hào)V0，Vx的相位誤差，系統(tǒng)采用AD7862高速、低功耗、雙核12位模數(shù)轉(zhuǎn)換器(ADC)芯片進(jìn)行采樣。該器件內(nèi)置2個(gè)4μs逐次逼近型A／D轉(zhuǎn)換器、兩個(gè)采樣保持放大器、一個(gè)2．5 V內(nèi)部基準(zhǔn)電壓源和一個(gè)高速并行接口，它有4個(gè)模擬輸入組成2個(gè)通道A和B(分別用于采樣V0、Vx信號(hào))，每個(gè)通道的兩個(gè)輸入(VA1與VA2或VB1與VB2)可同時(shí)進(jìn)行采樣和轉(zhuǎn)換，通過(guò)A0(FPGA控制)作為輸入選擇通道，采樣時(shí)序由FPGA提供。
2．4 單端轉(zhuǎn)差分電路
后級(jí)A／D采樣電路需要在差分輸入狀態(tài)下達(dá)到最佳采樣精度，所以需要將前級(jí)測(cè)量模塊產(chǎn)生的V0，Vx差分化預(yù)處理，這里采用全差動(dòng)運(yùn)算放大器THS4503進(jìn)行轉(zhuǎn)換，THS4503具有非常卓越的線(xiàn)性度，輸出模式可調(diào)，電壓工作范圍寬(5V，5V，12V，15V)工作帶寬可達(dá)370MHz，轉(zhuǎn)換速度極快達(dá)到2 800 V／s。另外，還需要REF2330芯片為T(mén)HS4503以及A／D采樣模塊提供基準(zhǔn)電壓。
2．5 測(cè)量模塊
測(cè)量模塊是待測(cè)元件與標(biāo)準(zhǔn)R0分壓部分，主要包括減法電路求Vx、減法求V0電路以及標(biāo)準(zhǔn)電阻R0選擇電路，如圖4所示。由于圖2中的Vx不便直接測(cè)量，所以通過(guò)減法電路來(lái)求Vx。當(dāng)圖4減法電路求得Vx的同時(shí)，也引入了新的環(huán)境變量，因此，使V0也通過(guò)相同的電路環(huán)境以減小系統(tǒng)誤差。可以分析得出，當(dāng)圖1中Vx／V0為1：1時(shí)測(cè)量精度最高，所以需要調(diào)整R0與待測(cè)元件的分壓接近1：1來(lái)保證測(cè)量精度。標(biāo)準(zhǔn)電阻R0
由MSP430單片機(jī)控制的模擬開(kāi)關(guān)CD4051進(jìn)行軟件選擇。
2．6 函數(shù)發(fā)生器模塊
在圖1測(cè)量原理中，測(cè)量是工作在正弦信號(hào)的條件下，要保證測(cè)量的精度，測(cè)量頻率必須保證相當(dāng)穩(wěn)定。所以，利用晶體振蕩器振蕩頻率穩(wěn)定性高的特點(diǎn)來(lái)獲得測(cè)量頻率將很好的保證我們測(cè)量的穩(wěn)定性。同時(shí)利用單片機(jī)定時(shí)器分頻晶振產(chǎn)生的頻率，可以獲得頻率穩(wěn)定性高的各種頻率。單片機(jī)的定時(shí)器輸出為方波信號(hào)，要獲得正弦信號(hào)，需要對(duì)方波信號(hào)進(jìn)行濾波，將方波的中心頻率信號(hào)濾出并保證相當(dāng)?shù)男盘?hào)強(qiáng)度，因此需要設(shè)計(jì)一款性能良好的濾波器。此外，設(shè)計(jì)的濾波器必須有較高的Q值以提高選頻特性。其電路原理如圖5所示。
圖中電路實(shí)質(zhì)是雙二次帶通濾波器，它的特點(diǎn)是調(diào)整過(guò)程十分簡(jiǎn)單，增益由改變R1調(diào)整，Q由改變R2調(diào)節(jié)，而改變R3則影響輸出頻率。單片機(jī)輸出方波信號(hào)從圖5中R1輸入后，經(jīng)雙二次帶通濾波器濾波后輸出正弦信號(hào)。系統(tǒng)通過(guò)單片機(jī)控制的雙刀雙擲模擬開(kāi)關(guān)CD4052選擇不同的電容C來(lái)實(shí)現(xiàn)測(cè)量頻率的自動(dòng)切換。此外，為了減小溫度影響，電路中R1，R2，R3采用由正負(fù)溫度系數(shù)電阻按一定比例串聯(lián)的溫度補(bǔ)償設(shè)計(jì)。
3 系統(tǒng)軟件設(shè)計(jì)
系統(tǒng)軟件設(shè)計(jì)包括主程序、MCU與FPGA通信子程序、鍵盤(pán)子程序、液晶顯示子程序、數(shù)據(jù)處理子程序。
主程序設(shè)計(jì)流程為開(kāi)始后先進(jìn)性初始化，關(guān)閉看門(mén)狗以防止程序初始化時(shí)被復(fù)位，將系統(tǒng)時(shí)鐘初始化，接著是對(duì)各模塊(指針、液晶、鍵盤(pán)掃描、模擬開(kāi)關(guān)端口)等子系統(tǒng)指針初始化，然后進(jìn)入測(cè)量調(diào)整階段。測(cè)量調(diào)整階段先進(jìn)行鍵盤(pán)掃描(鍵盤(pán)掃描主要用在調(diào)試階段最終不需要鍵盤(pán)輸入)設(shè)置標(biāo)志位，設(shè)置定時(shí)器控制輸出方波頻率并根據(jù)鍵盤(pán)標(biāo)志位判斷是否需要進(jìn)行手動(dòng)頻率切換，控制模擬開(kāi)關(guān)自動(dòng)選擇參考電阻，通知FPGA進(jìn)行信號(hào)處理，并根據(jù)初步測(cè)量結(jié)果進(jìn)行頻率和R0調(diào)整，對(duì)測(cè)量結(jié)果進(jìn)行修正，最終控制液晶輸出測(cè)量結(jié)果。主程序設(shè)計(jì)流程圖如圖6所示。
4 結(jié)果及討論
測(cè)量值與數(shù)字電橋測(cè)量值對(duì)比如表1～表3。
設(shè)計(jì)的RLC測(cè)量?jī)x的電阻測(cè)量范圍為50 Ω～20 MΩ，誤差在5％以?xún)?nèi)，電感測(cè)量范圍為1 mH～1 H，誤差在為8％以?xún)?nèi)，電容測(cè)量范圍為100 pF～50μF，誤差在5％以?xún)?nèi)。
設(shè)計(jì)采用了單片機(jī)智能控制技術(shù)，實(shí)現(xiàn)了系統(tǒng)的智能化控制和輸出。高速A／D采樣轉(zhuǎn)換技術(shù)，實(shí)現(xiàn)了信號(hào)的高速轉(zhuǎn)換以及數(shù)據(jù)的高速采集。基于FPGA的數(shù)字信號(hào)處理技術(shù)，實(shí)現(xiàn)了數(shù)據(jù)的高速處理計(jì)算。目前該裝置由于模擬開(kāi)關(guān)內(nèi)部電阻較大(約120 Ω)限制了部分范圍的RLC測(cè)量精度，需要改用導(dǎo)通電阻更小的模擬開(kāi)關(guān)來(lái)完善。