高度復(fù)雜的SoC設(shè)計(jì)正面臨著高可靠性、高質(zhì)量、低成本以及更短的產(chǎn)品上市周期等日益嚴(yán)峻的挑戰(zhàn)。可測(cè)性設(shè)計(jì)通過(guò)提高電路的可測(cè)試性，從而保證芯片的高質(zhì)量生產(chǎn)和制造。借助于EDA技術(shù)，可以實(shí)現(xiàn)可測(cè)試性設(shè)計(jì)的自動(dòng)化，提高電路開發(fā)工作效率，并獲得高質(zhì)量的測(cè)試向量，從而提高測(cè)試質(zhì)量、低測(cè)試成本。
半導(dǎo)體工藝的進(jìn)步以摩爾定率的速度推動(dòng)著集成電路產(chǎn)業(yè)的發(fā)展。隨著芯片的工藝尺寸越來(lái)越細(xì)，集成度越來(lái)越高，半導(dǎo)體工藝加工中可能引入越來(lái)越多的各種失效。傳統(tǒng)的利用功能仿真向量進(jìn)行生產(chǎn)制造芯片的后期測(cè)試，雖然有的工程師認(rèn)為由于充分測(cè)試過(guò)電路的功能，所以功能測(cè)試向量應(yīng)該可以滿足市場(chǎng)對(duì)產(chǎn)品質(zhì)量的需求，然而實(shí)際上功能測(cè)試向量還很不完備，亞微米、深亞微米制造工藝條件下，功能測(cè)試向量所能達(dá)到的測(cè)試覆蓋率只有50％到 60％左右，測(cè)試的質(zhì)量得不到充分保證；另外功能測(cè)試向量的產(chǎn)生和運(yùn)行都十分昂貴；與此同時(shí)功能測(cè)試向量還不便于失效器件的故障診斷。
可測(cè)試性設(shè)計(jì)的內(nèi)容與EDA技術(shù)
半導(dǎo)體工藝中可能引入各種失效，材料的缺陷以及工藝偏差都可能導(dǎo)致芯片中電路連接的短路、斷路以及器件結(jié)間穿通等問(wèn)題。而這樣的物理失效必然導(dǎo)致電路功能或者性能方面的故障，對(duì)這些電學(xué)故障進(jìn)行邏輯行為抽象就稱為故障模型。例如，最常用的一種類型的電學(xué)故障可以抽象為單元中的信號(hào)狀態(tài)被鎖定在邏輯“0”或者邏輯“1”上(SA0或者SA1)，這種類型物理失效的抽象模式被稱為“Stuck-at”的故障模型；對(duì)于深亞微米制造工藝的芯片，其高性能的測(cè)試中還必須結(jié)合多種實(shí)速(at-speed)故障模型，包括躍遷故障模型、路徑延時(shí)故障模型和IDDQ故障模型等。
Stuck-at故障模型示例如圖1所示，其測(cè)試向量及測(cè)試結(jié)果的判斷如該真值表所示。通常情況下，多數(shù)工藝失效問(wèn)題都可以通過(guò)利用stuck-at故障模型測(cè)試到。
圖1：Stuck-at故障測(cè)試
躍遷故障模型包括慢上升(Slow-to-Rise)和慢下降(Slow-to-Fall)兩種類型。我們以慢上升故障模型為例來(lái)說(shuō)明躍遷故障模型的測(cè)試。如圖2所示，觀測(cè)窗口是電路正常工作所允許的最大躍遷延遲時(shí)間，測(cè)試時(shí)如果在觀測(cè)窗口時(shí)間段內(nèi)撲獲不到期望的輸出，則認(rèn)為被測(cè)試節(jié)點(diǎn)存在躍遷故障。
圖2：躍遷故障測(cè)試
路徑延時(shí)故障模型與躍遷故障模型類似，不同的是利用路徑延時(shí)故障模型測(cè)試的電路的某一路徑的集中延時(shí)情況。如圖3所示，路徑延時(shí)故障模型測(cè)試的對(duì)象是一條時(shí)序路徑，通過(guò)對(duì)路徑的輸入端賦值進(jìn)行觸發(fā)，然后在特定的觀測(cè)時(shí)間窗口內(nèi)、在路徑輸出端捕獲期望輸出。
圖3：路徑延時(shí)故障測(cè)試
IDDQ故障模型利用在電路穩(wěn)態(tài)情況下觀測(cè)電源的靜態(tài)漏電流的變化情況達(dá)到測(cè)試電路失效故障的目的。如圖4所示，如果電路的B節(jié)點(diǎn)存在SA1故障，晶體管N1處于常開啟狀態(tài)，測(cè)試時(shí)會(huì)發(fā)現(xiàn)改變B節(jié)點(diǎn)的輸入激勵(lì)，電源的靜態(tài)漏電流的變化不大。
圖4：IDDQ故障模型測(cè)試
可測(cè)性設(shè)計(jì)(DFT)就是確保設(shè)計(jì)的電路具備更高的可測(cè)試性并且自動(dòng)產(chǎn)生高質(zhì)量的測(cè)試向量集；其目的就是為了確保ASIC/SOC芯片在生產(chǎn)制造之后，通過(guò)測(cè)試的產(chǎn)品都能夠正確無(wú)誤地工作。可測(cè)性設(shè)計(jì)的內(nèi)容主要包括：1. 測(cè)試綜合：芯片設(shè)計(jì)過(guò)程中DFT在設(shè)計(jì)中自動(dòng)插入測(cè)試結(jié)構(gòu)，確保生產(chǎn)加工后的芯片易于測(cè)試。2. ATPG：利用EDA工具自動(dòng)產(chǎn)生可以在ATE上運(yùn)行的測(cè)試向量，利用EDA工具自動(dòng)診斷導(dǎo)致元器件失效的故障產(chǎn)生的原因。3. BIST：利用EDA工具自動(dòng)生成被測(cè)電路的測(cè)試用IP，完成測(cè)試序列生成和輸出響應(yīng)分析兩個(gè)任務(wù)，通過(guò)分析被測(cè)電路的響應(yīng)輸出，判斷被測(cè)電路是否有故障。
如圖5所示是DFT解決方案：對(duì)全掃描邏輯電路的測(cè)試，設(shè)計(jì)者可以選用Fastscan，對(duì)部分掃描邏輯電路的測(cè)試，設(shè)計(jì)者可以選用Flextest，對(duì)IP或宏模塊的內(nèi)建自測(cè)試，設(shè)計(jì)者也可以選用LBISTArchitect。對(duì)Memory的測(cè)試，設(shè)計(jì)者可以選用 MBISTArchitect，也可以選用fastscan的子模塊功能Macrotest。采用邊界掃描電路的設(shè)計(jì)，設(shè)計(jì)者可以選用 BSDArchitect。
圖5:DFT解決方案
測(cè)試綜合完成自動(dòng)插入全掃描或部分掃描的測(cè)試邏輯，大大增強(qiáng)了IC和ASIC設(shè)計(jì)的可測(cè)試性。它在設(shè)計(jì)過(guò)程的早期階段進(jìn)行可測(cè)性分析，在測(cè)試向量生成和掃描自動(dòng)綜合之前發(fā)現(xiàn)并修改違反測(cè)試設(shè)計(jì)規(guī)則的問(wèn)題，盡可能提高ATPG的效率并縮短測(cè)試開發(fā)的周期。
測(cè)試綜合工具DFTAdvisor利用友好的圖形用戶界面引導(dǎo)完成可測(cè)性分析，執(zhí)行全面的測(cè)試規(guī)則檢查，完成并優(yōu)化掃描邏輯插入，保證在ATPG之前不存在任何遺留的可測(cè)性問(wèn)題。其主要特點(diǎn)如下：
1. 支持智能化的、層次化的測(cè)試邏輯的自動(dòng)化插入；
2.通過(guò)密集的基于仿真的測(cè)試規(guī)則檢查(超過(guò)140條測(cè)試規(guī)則)來(lái)確保高效率的可測(cè)性分析；在設(shè)計(jì)的早期階段，發(fā)現(xiàn)并糾正設(shè)計(jì)中影響可測(cè)性的問(wèn)題；
3. 支持Mux-DFF、Clocked-Scan和LSSD掃描結(jié)構(gòu)；
4. 同時(shí)支持全掃描與部分掃描的識(shí)別與插入；提供了多種可選的部分掃描插入方式，并可自動(dòng)選擇部分掃描方式；
5. 通過(guò)自動(dòng)測(cè)試點(diǎn)插入與綜合來(lái)加強(qiáng)設(shè)計(jì)的可測(cè)性；
6. 通過(guò)插入測(cè)試邏輯電路來(lái)自動(dòng)糾正設(shè)計(jì)中違反可測(cè)性設(shè)計(jì)規(guī)則的部分；
7. 支持版圖層次上的掃描鏈單元的次序控制，以提高測(cè)試邏輯插入過(guò)程中的時(shí)序有效性；
8. 為后續(xù)的ATPG過(guò)程提供充分支持，生成ATPG工具要求的全部SETUP文件，可直接調(diào)用ATPG 工具確保快速DFT流程；
9. 支持UNIX平臺(tái)(Solaris, HP-PA) 及LUNIX操作平臺(tái)。
ATPG是指測(cè)試向量自動(dòng)生成。它是可測(cè)試性設(shè)計(jì)的核心，因?yàn)樯蓽y(cè)試向量的質(zhì)量好壞直接關(guān)系到測(cè)試成本的高低。一方面 ATPG工具針對(duì)Stuck-at故障模型、躍遷故障模型、路徑延時(shí)故障模型、IDDQ模型生成高質(zhì)量的測(cè)試向量，另一方面ATPG工具利用生成的測(cè)試向量進(jìn)行故障仿真和測(cè)試覆蓋率計(jì)算。ATPG算法又分為組合ATPG和時(shí)序ATPG兩種。
FastScan測(cè)試向量自動(dòng)生成工具可以針對(duì)全掃描IC設(shè)計(jì)或規(guī)整的部分掃描設(shè)計(jì)生成高質(zhì)量的的測(cè)試向量。其主要特點(diǎn)如下：
1. 支持對(duì)全掃描設(shè)計(jì)和規(guī)整的部分掃描設(shè)計(jì)自動(dòng)生成高性能、高質(zhì)量的測(cè)試向量；
2. 支持多種故障模型：stuck-at、transition、critical path和IDDQ；
3. 提供超過(guò)140條基于仿真的測(cè)試設(shè)計(jì)規(guī)則檢查；
4. 提供高效的靜態(tài)及動(dòng)態(tài)測(cè)試向量壓縮性能；
5. FastScan CPA選項(xiàng)支持在速測(cè)試用的路徑延遲測(cè)試向量生成；
6. FastScan MacroTest選項(xiàng)支持小規(guī)模的嵌入模塊或存儲(chǔ)器的測(cè)試向量生成；
7. FastScan Diagnostics選項(xiàng)可以通過(guò)分析ATE機(jī)上失敗的測(cè)試向量來(lái)幫助定位芯片上的故障；
8. ASICVector InteRFaces選項(xiàng)可以針對(duì)不同的ASIC工藝與測(cè)試儀來(lái)生成測(cè)試向量；
9. 支持32位或64位的UNIX平臺(tái)(Solaris, HP-PA)及LUNIX操作平臺(tái)。
FlexTest的時(shí)序ATPG算法使它在部分掃描設(shè)計(jì)的ATPG領(lǐng)域擁有巨大的優(yōu)勢(shì)，它也可以顯著提高無(wú)掃描或全掃描設(shè)計(jì)的測(cè)試碼覆蓋率；其內(nèi)嵌故障仿真器可以估計(jì)功能測(cè)試碼的故障覆蓋率，然后在此基礎(chǔ)上生成部分掃描并進(jìn)行ATPG。其主要特點(diǎn)如下：
1. 可以使用已有的功能測(cè)試向量進(jìn)行故障仿真；計(jì)算測(cè)試覆蓋率；
2. 針對(duì)一般的時(shí)序電路或部分掃描電路的進(jìn)行高效ATPG與故障仿真；
3. FlexTest Distributor選項(xiàng)提供的網(wǎng)絡(luò)分布處理技術(shù)可以加速ATPG與故障仿真過(guò)程；
4. 支持多種故障模型：stuck-at、transition和IDDQ；
5. 提供超過(guò)140條基于仿真的測(cè)試設(shè)計(jì)規(guī)則檢查；
6. 與FastScan和DFTAdvisor共享數(shù)據(jù)庫(kù)，使得DFT與ATPG流程效率更高。
基于嵌入式壓縮引擎的ATPG算法是下一代ATPG工具的發(fā)展趨勢(shì)。TestKompress提供的嵌入式壓縮引擎可以作為通用的IP很方便地集成到用戶的設(shè)計(jì)，EDT(Embedded Deterministic Test)算法在保證測(cè)試質(zhì)量的前提下顯著地(目前可達(dá)到100倍)壓縮測(cè)試向量數(shù)目，同時(shí)大大提高了測(cè)試運(yùn)行的速度。其主要特點(diǎn)如下：
1. 在保證測(cè)試質(zhì)量的前提下成百倍地減少測(cè)試向量的數(shù)目，成百倍地降低測(cè)試成本；
2. 引入嵌入式壓縮引擎IP不需要對(duì)系統(tǒng)邏輯進(jìn)行任何更改，對(duì)電路的性能沒(méi)有任何影響；
3. 支持多種故障模型：stuck-at、瞬態(tài)和路徑延遲、IDDQ；
4. 支持多種測(cè)試向量類型：Basic、clock-sequential、RAM-Sequential、時(shí)鐘PO和多負(fù)載；
5. 與FastScan和DFTAdvisor共享數(shù)據(jù)庫(kù)，使得DFT與ATPG流程效率更高。
廣義的BIST技術(shù)包括LBIST、MBIST和邊界掃描技術(shù)。LBIST技術(shù)是指在ASIC、IC或IP內(nèi)核中自動(dòng)插入內(nèi)建自測(cè)試電路，以保證較高的故障覆蓋率。由于它不需要在ATE機(jī)上加載測(cè)試向量，而且可以在芯片的工作頻率下進(jìn)行實(shí)速測(cè)試，所以它可以縮短測(cè)試時(shí)間，降低測(cè)試成本。LBIST工具可以自動(dòng)生成BIST結(jié)構(gòu)(BIST控制器、測(cè)試向量發(fā)生器和電路特征壓縮器)的可綜合RTL級(jí)HDL描述，并快速進(jìn)行故障仿真以確定故障覆蓋率。Mentor公司提供的LBIST工具BISTArchitect的主要特點(diǎn)如下：
1. 內(nèi)建自測(cè)試技術(shù)降低了芯片測(cè)試對(duì)ATE測(cè)試機(jī)memory容量的要求；
2. 針對(duì)部件或系統(tǒng)進(jìn)行內(nèi)建自測(cè)試(BIST)的自動(dòng)綜合、分析與故障仿真，便于進(jìn)行設(shè)計(jì)與測(cè)試的復(fù)用；
3. 實(shí)速測(cè)試和多頻率測(cè)試確保了高性能、高質(zhì)量的測(cè)試設(shè)計(jì)；
4. 全面的BIST設(shè)計(jì)規(guī)則檢查確保了易用性、減少了設(shè)計(jì)時(shí)間、縮短了設(shè)計(jì)面市時(shí)間；
5.采用MTPI技術(shù)能夠在獲得最大故障覆蓋率的同時(shí)將對(duì)設(shè)計(jì)的影響減至最低；
6. BIST部件的RTL綜合和與工藝無(wú)關(guān)，可以保證設(shè)計(jì)復(fù)用；
7. 配合BSDArchetect可實(shí)現(xiàn)層次化的LBIST電路連接關(guān)系。
MBIST技術(shù)可以自動(dòng)實(shí)現(xiàn)存儲(chǔ)器單元或陣列的RTL級(jí)內(nèi)建自測(cè)試電路。MBIST的EDA工具一般支持多種測(cè)試算法，可以對(duì)一個(gè)或多個(gè)內(nèi)嵌存儲(chǔ)器自動(dòng)創(chuàng)建BIST邏輯，并完成BIST邏輯與存儲(chǔ)器的連接。它能夠在多個(gè)存儲(chǔ)器之間共享BIST控制器，實(shí)現(xiàn)并行測(cè)試，從而顯著縮短測(cè)試時(shí)間和節(jié)約芯片面積。MBIST結(jié)構(gòu)中還可以包括故障的自動(dòng)診斷功能，方便了故障定位和開發(fā)針對(duì)性的測(cè)試向量。MBISTArchitect以其簡(jiǎn)捷、易用、支持用戶自定義測(cè)試算法等技術(shù)優(yōu)勢(shì)而被推崇為業(yè)界市場(chǎng)份額最大的MBIST工具。其主要特點(diǎn)如下：
1. 自動(dòng)插入與連接BIST控制器到嵌入式存儲(chǔ)器或外部存儲(chǔ)器，縮短了設(shè)計(jì)與測(cè)試時(shí)間；
2.生成可綜合的VHDL或Verilog描述、仿真用的測(cè)試基準(zhǔn)和綜合命令文件，保證通暢的設(shè)計(jì)流程和靈活的目標(biāo)工藝映象；
3. 支持對(duì)多種形式的存儲(chǔ)單元測(cè)試，包括：SRAM、ROM、DRAM和多端口RAM；
4. 支持多種存儲(chǔ)器測(cè)試算法，包括：March C+、檢查板、ROM、特定地址和數(shù)據(jù)保持等等；
5. 支持用戶自定義的存儲(chǔ)器測(cè)試算法；
6. 能夠提供診斷信息以進(jìn)行失效存儲(chǔ)單元的定位；
7. 提供可選擇的存儲(chǔ)單元自動(dòng)修復(fù)功能，提高成品率。
邊界掃描測(cè)試技術(shù)將輸入輸出單元置換為掃描單元，并且通過(guò)測(cè)試存儲(chǔ)端口(TAP)來(lái)控制這些輸入輸出單元的移位輸出從而實(shí)現(xiàn)芯片級(jí)互聯(lián)測(cè)試以及實(shí)現(xiàn)所有測(cè)試技術(shù)的連接，創(chuàng)建邊界掃描結(jié)構(gòu)并且為設(shè)計(jì)中其它的測(cè)試方法包括掃描，存儲(chǔ)器BIST和邏輯BIST提供芯片級(jí)的控制。
邊界掃描EDA工具可以在邏輯綜合之前的RTL設(shè)計(jì)階段自動(dòng)生成符合IEEE 1149.1定義的邊界掃描電路結(jié)構(gòu)，并將它插入到原來(lái)的設(shè)計(jì)中。BSDArchitect工具讀入IC、ASIC或MCM設(shè)計(jì)的行為級(jí)VHDL或 Verilog描述，生成符合IEEE1149.1邊界掃描標(biāo)準(zhǔn)的VHDL或Verilog電路描述，并將它插入到原來(lái)的設(shè)計(jì)中；為實(shí)現(xiàn)自動(dòng)驗(yàn)證，它還可以生成一個(gè)可用于任何VHDL或Verilog仿真器的測(cè)試基準(zhǔn)文件；此外，BSDArchitect形成設(shè)計(jì)的BSDL模型，為生成測(cè)試向量做準(zhǔn)備。為了實(shí)現(xiàn)更好的性能可預(yù)測(cè)性和設(shè)計(jì)復(fù)用，也可以直接插入實(shí)現(xiàn)在特定工藝上的邊界掃描電路。在SoC測(cè)試中，BSDArchitect還利用IEEE 1149.1邊界掃描結(jié)構(gòu)中的自定義指令進(jìn)行全片的測(cè)試管理。
DFT技術(shù)面臨的挑戰(zhàn)及其發(fā)展趨勢(shì)
DFT技術(shù)面臨的挑戰(zhàn)主要體現(xiàn)在兩個(gè)方面：一是SOC產(chǎn)品的可測(cè)試性設(shè)計(jì)需要ATPG和BIST技術(shù)相結(jié)合，二是0.13um以下的工藝制造工藝需要處理更多的失效故障模型，具體表現(xiàn)在(at-speed)實(shí)速測(cè)試。
當(dāng)今超大規(guī)模的IC設(shè)計(jì)往往具有部分或全部SOC設(shè)計(jì)的特征：既存在邏輯電路，也存在存儲(chǔ)器單元，甚至包括一些設(shè)計(jì)重用的宏模塊和嵌入式的處理器內(nèi)核。DFT是一種基于結(jié)構(gòu)化的測(cè)試技術(shù)，針對(duì)這些不同的電路結(jié)構(gòu)，對(duì)應(yīng)的DFT技術(shù)也呈現(xiàn)多樣化趨勢(shì)。舉例來(lái)說(shuō)，通信類超大規(guī)模集成電路往往包含大量的、分布式的、小容量存儲(chǔ)器陣列，如果利用MBIST技術(shù)進(jìn)行測(cè)試，由于大面積MBIST電路的插入，往往會(huì)影響存儲(chǔ)器陣列周圍的布線通路，從而影響電路的時(shí)序特性。Mentor公司通過(guò)研究利用ATPG算法對(duì)存儲(chǔ)器陣列進(jìn)行測(cè)試，成功推出了Macrotest這樣的EDA工具。如圖6 所示，工程師對(duì)存儲(chǔ)器陣列的測(cè)試面臨了更多的選擇，同樣也需要一種折中考慮。
圖6：存儲(chǔ)器陣列測(cè)試的重新考慮
深亞微米制造工藝0.13um和90nm以下的工藝加工線寬引發(fā)的失效故障往往與電路的工作速度相關(guān)。對(duì)深亞微米制造工藝的芯片必須生成實(shí)速測(cè)試向量進(jìn)行測(cè)試，才能夠保證芯片的質(zhì)量。然而，實(shí)速測(cè)試向量的引入一方面增加了故障覆蓋率，另一方面也增加了測(cè)試向量的數(shù)目。為了解決這個(gè)問(wèn)題，可以采用嵌入式壓縮引擎的ATPG工具，犧牲硅片面積，換取測(cè)試成本。如圖7所示，去壓縮器(Decompressor)和比較器 (Compactor)可以作為通用的IP很方便地集成到用戶的設(shè)計(jì)，引入嵌入式壓縮引擎IP不需要對(duì)系統(tǒng)邏輯進(jìn)行任何更改，對(duì)電路的性能沒(méi)有任何影響；一方面利用片上壓縮技術(shù)減少ATE機(jī)上存儲(chǔ)的測(cè)試向量數(shù)目，另一方面利用片上壓縮技術(shù)增加掃描鏈的個(gè)數(shù)以減少掃描鏈的長(zhǎng)度，減少測(cè)試時(shí)間，從而成百倍地降低測(cè)試成本。
參考文獻(xiàn)
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