在軟件無線電中，數字下變頻DDC作為一個橋梁連接著前端A/D轉換器和后端的DSP器件。通過變頻、抽取濾波，將低速數據送給DSP器件進行處理[1-4]。隨著半導體技術的發展，FPGA的性能越來越高，而成本越來越低，并且內置越來越多的成熟IP核，這些都為其研究和開發提供了方便。利用FPGA實現DDC功能成為軟件無線電設計中的常用手段。

1 數字下變頻的基本原理
    在軟件無線電中，一般都采用正交數字下變頻法，如圖1所示，正交數字下變頻法主要由數字混頻器、數字振蕩器NCO和抽取濾波器三個部分組成。其中核心部件是抽取濾波器和數字振蕩器NCO。抽取濾波器采用具有抗混疊效應的CIC濾波和作為補償濾波器的FIR來實現，NCO模塊采用Altera的NCO核來實現[5]。

    由于單級CIC濾波器的旁瓣電平比較大，阻帶衰減很差，難以滿足實用要求。為了降低旁瓣電平，采用多級CIC濾波器級聯的方法來解決，濾波器級數N越大，CIC幅頻相應越好。圖2采用的是8級抽取結構的CIC濾波器。

3.2 FPGA設計
    對上述算法模型進行FPGA設計，采用Altera公司的STRATIXII系列FPGA作為器件平臺，并在其STRATIXII DSP開發板上進行硬件驗證。
    A/D采樣率為120 MS/s，系統輸入時鐘頻率為120 MHz，低通濾波器（LPF）的階數為64階，分解到奇偶兩路各32階。在QUARTUSII軟件中應用Verilog進行開發，系統經綜合編譯后的RTL圖如圖7所示。

    表1為系統的資源消耗情況，可以看出該系統消耗的邏輯資源、存儲器資源以及DSP模塊資源非常少，滿足絕大多數雷達、電子偵察、通信系統的要求。

    將關心的信號添加到Altera提供的SignalTap II Logic Analyzer中。利用板子上的ADC輸入不同頻率的信號，使用STP進行采集并將采集到的波形數據保存為CSV文件，然后利用Matlab將其中I/Q兩路輸出信號讀出，作圖分析其正交性。為驗證該系統在整個頻帶內的性能平穩度，每隔10 MHz設置一個頻點，進行詳細驗證，如圖8～圖12所示。

    硬件驗證結果表明，在整個10 MHz～40 MHz設計帶寬內有效地實現了對中頻信號的下變頻處理，并且信號具有很好的正交性。該正交變換系統的鏡頻抑制能力可達60 dB，能夠滿足絕大多雷達、電子偵察、通信系統的設計要求。
參考文獻
[1] 楊小牛，樓才義，徐建庭.軟件無線電技術與應用[M].北京：電子工業出版社，2010.
[2] 楊勛.軟件無線電中上下變頻技術的設計和實現[D].西安：西安電子科技大學，2007.
[3] SIMONE L，COMPARINI M C，MARCHETTI F，et al. Spacecraft transponder for deep space applications：design and performance[C].IEEE Areospace Conference Proceeding，2002：1337-1347.
[4] COLEMAN J O，ALTER J J，SCHOLNIK D.FPGA Architecture for gigahertz-sampling wideband if－to－baseband conversion[C]．2000 International Conference on Signal Processing Applications and Technology，2000．
[5] Altera Corporation.NCO megacore function user guide[Z].2009.