Altera于2008年第二季度推出Stratix® IV和HardCopy® IV器件系列標(biāo)志著世界上首款40-nm FPGA和業(yè)界唯一40-nm ASIC 無(wú)風(fēng)險(xiǎn)移植途徑的誕生。Altera 通過(guò)三年周密的規(guī)劃和開發(fā)，并與代工線合作伙伴臺(tái)積電(TSMC) 協(xié)作，最終獲得成功，交付定制邏輯器件展示了無(wú)可爭(zhēng)議的產(chǎn)品領(lǐng)先優(yōu)勢(shì)。Altera 隨后于2009 年第一季度發(fā)布Arria® II GX 和Stratix IV GT FPGA 系列，實(shí)現(xiàn)了業(yè)界最全面的收發(fā)器系列產(chǎn)品。表1 所示為Altera 開發(fā)世界上首款40-nm FPGA 的歷史過(guò)程。

    40-nm 工藝節(jié)點(diǎn)非常重要，它為Altera 在性能最好、密度最大、功耗最低、性價(jià)比最高FPGA 和HardCopyASIC 上保持領(lǐng)先優(yōu)勢(shì)打下了堅(jiān)實(shí)的基礎(chǔ)。

40-nm 工藝技術(shù)的重要性
    40-nm 工藝要比以前包括65-nm 節(jié)點(diǎn)和最近的45-nm 節(jié)點(diǎn)在內(nèi)的工藝技術(shù)有明顯優(yōu)勢(shì)。最引人注目的優(yōu)勢(shì)之一是其更高的集成度，半導(dǎo)體生產(chǎn)商可以在更小的物理空間中實(shí)現(xiàn)更強(qiáng)的功能。國(guó)際電子器件大會(huì)(IEDM) 報(bào)告了密度提高所得到的實(shí)際結(jié)果，主要的半導(dǎo)體生產(chǎn)商展示了他們?cè)诠に嚰夹g(shù)上努力的結(jié)果。
  對(duì)SRAM 單元大小進(jìn)行了基準(zhǔn)測(cè)試，表2 列出了上次IEDM 大會(huì)報(bào)道的最近工藝節(jié)點(diǎn)的SRAM 單元大小(以45-nm 工藝單元大小遞增的順序列出)。如表中所示，工藝技術(shù)的提高使半導(dǎo)體生產(chǎn)商能夠在更小的面積上實(shí)現(xiàn)更強(qiáng)的功能。
注釋：
(1) 來(lái)源：Real World Technologies, “Process Technology Advancements at IEDM 2007”
(2) 僅列出了報(bào)道65-nm 或者45-nm SRAM 單元大小的公司/ 組織
(3) nr = 沒有報(bào)道
表1. Altera 40-nm 器件的開發(fā)過(guò)程
日期里程碑
2005 年第一季度Altera 啟動(dòng)40-nm FPGA 和HardCopy ASIC 系列開發(fā)，在40-nm 工藝上開始與TSMC 合作。
2005 年第四季度Altera 的第一組9 種40-nm 器件測(cè)試芯片投片
2006 年第二季度測(cè)試芯片結(jié)構(gòu)評(píng)估
2007 年第四季度TSMC 發(fā)布產(chǎn)品級(jí)45-nm 工藝，加強(qiáng)與Altera 的合作。
2008 年第一季度TSMC 發(fā)布40-nm 工藝
2008 年第二季度Altera 發(fā)布世界上首款40-nm FPGA， Stratix IV 器件系列和首款40-nm HardCopy IV ASIC。
2009 年第一季度Altera 發(fā)布最全面的收發(fā)器系列產(chǎn)品，包括Arria II GX 和Stratix IV GT FPGA。
表2. 65-nm 和45-nm 工藝節(jié)點(diǎn)報(bào)道的最小SRAM 單元 (1)

在40-nm 工藝節(jié)點(diǎn)實(shí)現(xiàn)世界上最先進(jìn)的定制邏輯器件Altera 公司

40-nm 工藝還具有明顯的性能優(yōu)勢(shì)。40 nm晶體管邏輯門長(zhǎng)度比65 nm 邏輯門長(zhǎng)度短38.5％，比45-nm 工藝邏輯門長(zhǎng)度短11％。相應(yīng)的低阻抗提高了40 nm 的驅(qū)動(dòng)能力，意味著性能更好的晶體管。
    Altera 使用應(yīng)變硅技術(shù)進(jìn)一步提高了性能。例如， Altera 器件利用了NMOS 晶體管保護(hù)層的拉伸應(yīng)變以及
PMOS 晶體管源極和漏極攙雜硅鍺的壓縮應(yīng)變( 參見圖1)。這些應(yīng)變硅技術(shù)將電子和空穴的移動(dòng)能力提高了
30％，使晶體管性能提高了近40％。

圖1. 40 nm 應(yīng)變硅技術(shù)實(shí)現(xiàn)了性能更好的晶體管

    密度和性能的提高意義非常大，而當(dāng)今系統(tǒng)開發(fā)人員面臨的最大設(shè)計(jì)問(wèn)題之一是功耗。40-nm 節(jié)點(diǎn)在這方面也有一定的優(yōu)勢(shì)，更小的工藝尺寸減小了產(chǎn)生動(dòng)態(tài)功耗的雜散電容。特別是， TSMC 的40-nm 工藝技術(shù)比45-nm 工藝技術(shù)有功功率降低了15％。

   然而，如果不采取措施，工藝尺寸的減小會(huì)增大待機(jī)功耗。為解決這些問(wèn)題以及其他越來(lái)越多的功耗問(wèn)題，Altera 采取了積極的措施來(lái)降低40-nm 器件的有功功耗和待機(jī)功耗。

   結(jié)合領(lǐng)先的工藝和器件體系結(jié)構(gòu)滿足關(guān)鍵的系統(tǒng)設(shè)計(jì)需求過(guò)渡到40-nm 節(jié)點(diǎn)實(shí)現(xiàn)了摩爾定律預(yù)言的密度和性能優(yōu)勢(shì)。利用這些工藝優(yōu)勢(shì)并結(jié)合器件體系結(jié)構(gòu)創(chuàng)新，Altera 繼續(xù)為業(yè)界提供密度最大、性能最好的定制邏輯器件。由此， Altera® Stratix IV FPGA 和HardCopy IVASIC 分別能夠提供650K邏輯單元(LE) 和13M ASIC 邏輯門。在性能方面，Altera 40-nm器件系列邏輯性能達(dá)到了600-MHz，收發(fā)器性能高達(dá)8.5 Gbps，同時(shí)， 1.6 Gbps 的LVDS I/O 和1066 Mbps 的單端I/O 性能都是業(yè)界最好的，所有這些都不以犧牲信號(hào)完整性為代價(jià)。

    除了最高的密度和最好的性能， Altera 還致力于實(shí)現(xiàn)最低的功耗。當(dāng)今小外形緊湊封裝、便攜性以及功效的發(fā)展趨勢(shì)推動(dòng)了對(duì)低功耗的需求。產(chǎn)品系統(tǒng)外形非常薄，體積非常小，限制了空氣對(duì)流、熱沉以及其他的散熱管理解決方案。此外，很多應(yīng)用首先考慮的問(wèn)題是功率元件的工作成本，這促使低功耗成為最明顯的競(jìng)爭(zhēng)優(yōu)勢(shì)，是很多應(yīng)用中必須要考慮的問(wèn)題。設(shè)計(jì)目標(biāo)在這方面的變化使得功耗成為選擇系統(tǒng)元件時(shí)首先要考慮的標(biāo)準(zhǔn)。

    FPGA 供應(yīng)商的器件在功能越來(lái)越強(qiáng)的電路板上發(fā)揮的作用也越來(lái)越大，在很多情況下要實(shí)現(xiàn)系統(tǒng)核心功能，器件功耗管理的難度也隨之增大。需要很大的投入才能在提高性能和降低功耗上達(dá)到平衡。

    在深亞微米，隨著向高級(jí)工藝的過(guò)渡，由于靜態(tài)功耗顯著增大，半導(dǎo)體功耗成為非常關(guān)鍵的問(wèn)題。物理距離減小更容易出現(xiàn)電流泄漏。漏極至源極泄漏和柵極泄漏都與溝道長(zhǎng)度和邏輯門氧化層厚度成反比，隨著長(zhǎng)度和厚度的減小會(huì)顯著增大( 圖2)。
NMOS
PMOS
Altera 公司 在40-nm 工藝節(jié)點(diǎn)實(shí)現(xiàn)世界上最先進(jìn)的定制邏輯器件
 

圖2. 晶體管源極漏電流

      源極至漏極泄漏也被稱為亞閾值泄漏，是漏電流的主要因素。在這里，即使晶體管邏輯門關(guān)斷，電流也會(huì)從晶體管源極流向漏極。由于晶體管越來(lái)越小，很難防止出現(xiàn)這類電流，因此，在其他參數(shù)都相同的條件下，較小的40-nm 晶體管比大工藝尺寸的晶體管更容易出現(xiàn)源極至漏極泄漏，而且漏電流更大。

      晶體管閾值電壓(Vt) 也會(huì)影響源極至漏極泄漏的大小。晶體管Vt 是溝道開始傳導(dǎo)柵極和源極之間電流的電壓值。較小的高速晶體管需要較低的Vt 通過(guò)柵極控制來(lái)保持晶體管打開和關(guān)斷的速率，但是由于晶體管溝道不能徹底關(guān)斷，這也會(huì)增加漏電流。另一問(wèn)題是柵極氧化層的厚度，它和攙雜一起也會(huì)影響Vt。較薄的氧化層使晶體管能夠更迅速地開關(guān)，但是也增加了從柵極到基底氧化層的漏電流。隨著工藝尺寸的減小，邏輯門長(zhǎng)度越來(lái)越短，這些漏電流在增大，如圖3 所示。

圖3. 靜態(tài)功耗隨著工藝尺寸的減小而顯著增大
      Altera 主要采用5 種方法來(lái)降低漏電流，如表3 所示。

    所有方法都對(duì)性能有影響，使晶體管不能以最大速率工作。然而， Altera 進(jìn)行了明智的選擇，在晶體管級(jí)以性能換取低功耗，維持器件總體性能不變。通過(guò)分析除了上面介紹的5 種方法， Altera 采用了其獨(dú)特的可編程功耗技術(shù)來(lái)降低靜態(tài)功耗。這一專利功能內(nèi)置在Stratix IV 器件芯片中，使Quartus® II 開發(fā)軟件能夠根據(jù)設(shè)計(jì)要求，改變晶體管Vt，以平衡性能和功耗。圖4所示為可編程功耗技術(shù)的高級(jí)實(shí)現(xiàn)， Quartus II 軟件根據(jù)時(shí)序驅(qū)動(dòng)的編輯功能分析用戶FPGA 設(shè)計(jì)，選擇邏輯陣列中的哪些晶體管應(yīng)該采用高速模式，哪些應(yīng)該采用低功耗模式。通過(guò)改變跨過(guò)反向偏置電壓的晶體管Vt，減小了時(shí)序不重要通路上的晶體管泄漏( 增大Vt)，從而實(shí)現(xiàn)了低功耗，同時(shí)在需要的地方保持高性能不變。

圖4. 可編程功耗技術(shù) (1) 通過(guò)設(shè)置晶體管反向偏置，平衡了功耗/ 性能。
注釋：
(1) 這是可編程功耗技術(shù)非常簡(jiǎn)單的“模型”。實(shí)際情況各種各樣，并擁有專利。
為降低器件的動(dòng)態(tài)功耗，在40-nm 器件上， Altera 將以前器件系列使用的1.1V 內(nèi)核電壓降到了0.9V。晶體
管開關(guān)期間消耗的功率與V2C ( 其中， C 是電容) 成正比，因此，降低供電電壓會(huì)導(dǎo)致動(dòng)態(tài)功耗按平方比
例下降。

     減小內(nèi)核電壓也會(huì)影響晶體管性能，但是Altera 再次利用了40-nm 節(jié)點(diǎn)的高性能特性來(lái)保持器件級(jí)性能不變。如前所述，和以前的工藝節(jié)點(diǎn)相比， Altera 在40-nm 節(jié)點(diǎn)某些晶體管上具有更強(qiáng)的驅(qū)動(dòng)能力， IC 設(shè)計(jì)人員能夠在驅(qū)動(dòng)能力和降低功耗上達(dá)到平衡。

     此外， Altera 在其收發(fā)器上降低了每個(gè)發(fā)送器和接收器通道的功耗，進(jìn)一步降低了總功耗。Altera Stratix
IV FPGA還通過(guò)動(dòng)態(tài)片內(nèi)匹配(OCT) 技術(shù)降低了有功功耗。采用動(dòng)態(tài)OCT后，可以根據(jù)需要來(lái)接通或者關(guān)斷Altera 器件中的匹配電阻。在存儲(chǔ)器讀/ 寫周期中，關(guān)斷不需要的匹配電阻，去掉了電阻上的壓降，對(duì)于72 位接口，功耗能夠降低1.2 瓦。

     表3. Altera 降低漏電流采取的方法對(duì)降低功耗的影響對(duì)性能的影響通過(guò)攙雜提高晶體管Vt 降低源極至漏極漏電流提高了晶體管接通電壓，降低了開關(guān)速度。增大晶體管溝道長(zhǎng)度降低源極至漏極漏電流降低了晶體管開關(guān)速度采用更厚的邏輯門氧化層降低柵極至基底漏電流提高了晶體管Vt，降低了開關(guān)速度。通過(guò)可編程功耗技術(shù)提高晶體管Vt 降低源極至漏極漏電流提高了晶體管接通電壓，降低了開關(guān)速度。降低VCC 降低總漏電流降低了開關(guān)速度

    總之， Altera 在Arria II GX 器件上采取低功耗技術(shù)后，實(shí)現(xiàn)了帶有3.75-Gbps 收發(fā)器、功耗最低的FPGA，其功耗比競(jìng)爭(zhēng)器件低65％。對(duì)于Stratix IV FPGA，采取低功耗措施后，和65-nm Stratix III FPGA 中實(shí)現(xiàn)的相似設(shè)計(jì)相比，總功耗( 待機(jī)功耗 + 動(dòng)態(tài)功耗) 平均降低了30％。

     從技術(shù)領(lǐng)先到平穩(wěn)提高產(chǎn)量成功推出首款40-nm FPGA 是非常重要的事件，但是Altera 的目標(biāo)不止于此，還要象以前工藝節(jié)點(diǎn)產(chǎn)品那樣，實(shí)現(xiàn)高質(zhì)量可靠交付。通過(guò)努力， Altera 依靠其可靠的開發(fā)實(shí)踐，包括強(qiáng)大的測(cè)試芯片計(jì)劃、嚴(yán)格的器件檢驗(yàn)程序以及在提高產(chǎn)量上的獨(dú)特優(yōu)勢(shì)，獲得了極大的成功。所有這些方面都得到了業(yè)界堅(jiān)實(shí)的代工線合作伙伴的有力支持。

    Altera 的代工線合作伙伴TSMC 是代工線市場(chǎng)的領(lǐng)先者。在專業(yè)代工線領(lǐng)域，TSMC 占據(jù)了50％以上的世界市場(chǎng)份額，年度研究和開發(fā)投入超出最相近競(jìng)爭(zhēng)對(duì)手55％。這些投入使TSMC 在光刻和可生產(chǎn)性設(shè)計(jì)(DFM) 方面占據(jù)了業(yè)界領(lǐng)先位置，進(jìn)一步保證了TSMC 能夠成功交付高級(jí)工藝節(jié)點(diǎn)產(chǎn)品。最重要的是，在40-nm 節(jié)點(diǎn)， TSMC 是浸入式光刻技術(shù)的領(lǐng)先者，該工藝結(jié)合光刻透鏡和清澈液體，透過(guò)分辨率更高的光線，實(shí)現(xiàn)了更小、封裝更緊湊的器件。浸入式光刻是大部分半導(dǎo)體公司開發(fā)45-nm 節(jié)點(diǎn)及后續(xù)節(jié)點(diǎn)技術(shù)所選用的工藝，普遍認(rèn)為也是32-nm 節(jié)點(diǎn)要采用的技術(shù)。

    和TSMC 一起， Altera 積極組織了多個(gè)聯(lián)合工藝開發(fā)團(tuán)隊(duì)，以解決工藝開發(fā)面臨的各種問(wèn)題，包括功耗/性能、建模、測(cè)試芯片規(guī)劃、存儲(chǔ)器、可靠性、聚乙烯熔絲、DFM、RF/ 模擬、ESD 和封裝等。所有團(tuán)隊(duì)在雙方產(chǎn)品交付和先進(jìn)性上達(dá)成一致，精誠(chéng)合作，堅(jiān)持到底。

    業(yè)界最可靠的測(cè)試芯片技術(shù)Altera 的實(shí)踐表明，在130nm、90nm 和65-nm 器件生產(chǎn)中，對(duì)于新半導(dǎo)體工藝體系結(jié)構(gòu)和器件特性的早期評(píng)估以及精細(xì)加工，測(cè)試芯片技術(shù)是非常有價(jià)值的工具。這一策略使Altera 的器件產(chǎn)量穩(wěn)步上升，已經(jīng)證明是可編程邏輯行業(yè)最具特色的一點(diǎn)。在40-nm 節(jié)點(diǎn)， Altera 以可靠的9 種測(cè)試芯片計(jì)劃為其最新一代產(chǎn)品獲得成功再次建立了強(qiáng)大的基礎(chǔ)。

    由于需要大量的模板，采用測(cè)試芯片意味著較大的投入。Altera 與TSMC 密切合作，保持了工藝效率，降低了成本。例如， TSMC 自己制造大量的測(cè)試晶片，全面進(jìn)行特性測(cè)試，調(diào)整制作方法，然后監(jiān)控產(chǎn)品。
通過(guò)密切合作，在代工線晶片早期階段實(shí)現(xiàn)了“背負(fù)式”測(cè)試結(jié)構(gòu)，縮短了Altera 產(chǎn)品投產(chǎn)時(shí)間，使客戶能夠盡早使用最先進(jìn)的技術(shù)。同樣的，在Altera 的幫助下， TSMC 能夠有機(jī)會(huì)使用其模板進(jìn)行更多的測(cè)試。結(jié)果對(duì)雙方都有好處。

     通過(guò)采集并分析測(cè)試芯片數(shù)據(jù)， Altera 深入研究了各種隨機(jī)和系統(tǒng)偏差的影響，開發(fā)設(shè)計(jì)策略來(lái)降低甚至消除這些不利影響。Altera 在測(cè)試芯片上的大量投入幫助客戶避免了前沿半導(dǎo)體設(shè)計(jì)中的風(fēng)險(xiǎn)。對(duì)風(fēng)險(xiǎn)管理的關(guān)注展示了Altera 在可靠交付新技術(shù)產(chǎn)品上的承諾， Altera 不會(huì)中斷或者以有限的產(chǎn)量向客戶供貨，也不會(huì)提供達(dá)不到要求的產(chǎn)品。

系統(tǒng)檢驗(yàn)過(guò)程
       除了測(cè)試芯片階段以外， Altera 還在開發(fā)和生產(chǎn)階段進(jìn)行嚴(yán)格的檢驗(yàn)，確保所有芯片產(chǎn)品符合設(shè)計(jì)要求。檢驗(yàn)過(guò)程包括以下步驟：
1. Altera 的IC 設(shè)計(jì)團(tuán)隊(duì)進(jìn)行大量仿真，包括統(tǒng)計(jì)手段，確保設(shè)計(jì)達(dá)到功能、性能和功耗規(guī)范。

2. 通過(guò)嚴(yán)格的檢驗(yàn)程序，Altera CAD 和布局組確保設(shè)計(jì)完全符合Altera 和TSMC 的模板標(biāo)準(zhǔn)，成功實(shí)現(xiàn)設(shè)
計(jì)。

3. 跨功能團(tuán)隊(duì)對(duì)關(guān)鍵管芯區(qū)域進(jìn)行可生產(chǎn)設(shè)計(jì)(DFM) 分析，保證能夠可靠生產(chǎn)。這涉及到仔細(xì)分析設(shè)計(jì)布
局，利用工藝技術(shù)經(jīng)驗(yàn)，去掉邊緣產(chǎn)品，對(duì)布局進(jìn)行優(yōu)化，以實(shí)現(xiàn)最大產(chǎn)量。
在40-nm 工藝節(jié)點(diǎn)實(shí)現(xiàn)世界上最先進(jìn)的定制邏輯器件Altera 公司

4. TSMC 保證了可靠的模板生產(chǎn)。大批量生產(chǎn)的最終產(chǎn)品不會(huì)出現(xiàn)模板尺寸邊緣和缺陷導(dǎo)致的產(chǎn)量或者功能問(wèn)題。

5. Altera 與TSMC合作，確保芯片能夠按要求制造，符合所有相應(yīng)的線內(nèi)物理規(guī)范(層厚度、線寬等)和端線電氣規(guī)范( 晶體管特性、金屬線阻抗等)。

6. Altera 產(chǎn)品工程組在晶片級(jí)和封裝單元級(jí)進(jìn)行全套的特性測(cè)試，確保最終產(chǎn)品符合所有規(guī)定的功能、性能和功耗規(guī)范。他們還分析非功能單元，與Altera 其他團(tuán)隊(duì)一起確定產(chǎn)量下降的原因，反饋給TSMC，進(jìn)行改進(jìn)。

7. Altera 的應(yīng)用組從用戶角度來(lái)測(cè)試器件，驗(yàn)證所有的器件特性，使用Quartus II 軟件開發(fā)配置文件，對(duì)器件進(jìn)行編程，測(cè)試I/O 電壓電平，檢驗(yàn)所有結(jié)構(gòu)單元的功能。

8. Altera 可靠性測(cè)試組負(fù)責(zé)測(cè)試芯片和最終產(chǎn)品，在嚴(yán)格的環(huán)境中進(jìn)行測(cè)試，在最終發(fā)售給客戶之前，確保最終產(chǎn)品的短期和長(zhǎng)期質(zhì)量。

    Altera 的每一新器件系列均采用了這一流程，并不斷進(jìn)行改進(jìn)。在所有產(chǎn)品中采用這些嚴(yán)格的測(cè)試和檢驗(yàn)流程， Altera 保證了產(chǎn)品具有最好的質(zhì)量、可靠性以及可用性。

    獨(dú)特的冗余技術(shù)提高了器件產(chǎn)量Altera 是唯一使用專利冗余技術(shù)的可編程邏輯供應(yīng)商。在提高器件產(chǎn)量和器件可用性上，冗余是非常有效的方法。Altera 在其FPGA 中嵌入“冗余”列電路來(lái)實(shí)現(xiàn)這一技術(shù)。如果確定某一列存在制造缺陷，利用電熔絲停止使用該列，激活冗余列。這一技術(shù)保留了管芯，從而提高了硅晶片的總產(chǎn)量。

     在工藝或者器件使用的早期階段，較大的管芯更容易受到缺陷的影響，因此，冗余技術(shù)對(duì)大管芯更有效。在大管芯器件中采用冗余技術(shù)能夠?qū)a(chǎn)量提高8 倍。通過(guò)這種方式，冗余技術(shù)提高了工藝早期的產(chǎn)量，迅速降低了成本，提高了可用性。隨著制造工藝的成熟和缺陷密度的增大，冗余技術(shù)將繼續(xù)扮演重要角色，幫助Altera 在今后繼續(xù)提高產(chǎn)量( 如圖5 所示)。總體上，冗余技術(shù)在Altera 目前的產(chǎn)品質(zhì)量中發(fā)揮了關(guān)鍵作用，使Altera 能夠比其他可編程邏輯供應(yīng)商更迅速的提供大批量質(zhì)量可靠的產(chǎn)品，特別是高密度產(chǎn)品。
圖5. 在產(chǎn)品生命周期中，冗余技術(shù)實(shí)現(xiàn)了更高的產(chǎn)量。

Altera 保證當(dāng)前規(guī)范下的半導(dǎo)體產(chǎn)品性能與Altera 標(biāo)準(zhǔn)質(zhì)保一致，但是保留對(duì)產(chǎn)品和服務(wù)在沒有事先通知時(shí)的變更權(quán)利。除非與Altera公司的書面條款完全一致，否則Altera 不承擔(dān)由使用或者應(yīng)用此處所述信息、產(chǎn)品或者服務(wù)導(dǎo)致的責(zé)任。Altera 建議客戶在決定購(gòu)買產(chǎn)品或者服務(wù)，以及確信任何公開信息之前，閱讀Altera 最新版的器件規(guī)范說(shuō)明。
101 Innovation Drive
San Jose, CA 95134
www.altera.com

    在40-nm 工藝節(jié)點(diǎn)實(shí)現(xiàn)世界上最先進(jìn)的定制邏輯器件Altera 公司在這些技術(shù)的支持下，以及以前節(jié)點(diǎn)的良好記錄——所有90-nm 器件按計(jì)劃交付，世界上首款低成本65-nm FPGA，Cyclone III 系列在投片后三個(gè)月交付，由此，Altera 能夠可靠的交付40-nm 產(chǎn)品。Altera 在65nm上的記錄，以Cyclone III FPGA為代表，在TSMC兩條啟動(dòng)不到一年的300-mm GigaFabs上進(jìn)行生產(chǎn)，這表明Altera 可以平穩(wěn)的進(jìn)行量產(chǎn)。

結(jié)論
    40-nm 工藝帶來(lái)了新的設(shè)計(jì)挑戰(zhàn)，在這方面出現(xiàn)錯(cuò)誤的代價(jià)非常高。每一代產(chǎn)品的模板成本會(huì)增加50％，在40-nm 節(jié)點(diǎn)高達(dá)3 百萬(wàn)美元。同樣重要的是，由于邏輯門數(shù)量和芯片復(fù)雜度的提高，設(shè)計(jì)成本也隨之增加，而且比模板成本增加得更快。這些困難把大部分公司擋在了40-nm 設(shè)計(jì)之外，只有少數(shù)企業(yè)能夠在這一節(jié)點(diǎn)展開設(shè)計(jì)。而Altera 的業(yè)務(wù)模式使其能夠采用最先進(jìn)的半導(dǎo)體工藝進(jìn)行大量的投入來(lái)開發(fā)產(chǎn)品，并推向市場(chǎng)。Altera經(jīng)過(guò)在規(guī)劃和開發(fā)上多年的努力，并通過(guò)與業(yè)界領(lǐng)先獨(dú)立代工線的協(xié)作，最終獲得成功， Altera 的Arria IIGX FPGA、Stratix IV FPGA和HardCopy IV ASIC 系列最早實(shí)現(xiàn)了40-nm技術(shù)的廣泛應(yīng)用，這是其他企業(yè)目前還做不到的。結(jié)果， Altera 客戶能夠通過(guò)最先進(jìn)的定制邏輯產(chǎn)品來(lái)滿足當(dāng)今系統(tǒng)設(shè)計(jì)對(duì)功能、性能、密度和功耗最迫切的需求。