最近幾年，我們已經開始看到一些有關射頻(RF)CMOS工藝的參考文獻和針對這些工藝的RF模型參考文獻。本文將探討這類RF所指代的真正含義，并闡述它們對RF電路設計人員的重要性。

        我們可以從三個角度對RF CMOS設計進行探討：首先，低頻模擬設計人員正在將其設計提升到更高頻率；其次，分立RF/微波設計人員轉而借助集成手段；最后，設計人員將串行器/解串器(SERDES)這樣的數字電路提升到工藝能夠支持的最高頻率。在上述三種情況下，RF CMOS設計都大有幫助，我們也將從這些視角出發，來解釋RF CMOS本身與為其建模有何不同。

        襯底面向傳統數字應用的CMOS使用已經發展到采用低電阻率的大塊襯底(圖1)，并將器件做到一個薄的高電阻率外延層上，這樣的做法往往能夠同時優化閂鎖(latchup)性能和良品率。為了保持復雜數字電路布線的靈活性，多個金屬互連層在厚度上趨于一致，這使得所有金屬層都具有幾乎相同的布線能力。

        對低頻模擬/數字設計人員而言，這是一個相對理想的襯底：從(接地)襯底返回的寄生電容與我們所關注頻段內的容性阻抗相比，阻抗相當小。所以，簡單地提取寄生電容就能非常有效地預測實際性能。但是RF設計人員將會發現4個不盡如人意之處：a)襯底上的低阻抗實際上將寄生電容最大化了，而附著在襯底上氧化物內的金屬互連所形成的導線，則最終導致相對低的特征阻抗；b)構建在襯底上的線圈與一個短路線圈(即襯底本身)緊密耦合，從而略微降低了電感值及Q值；c)到達襯底的電流，無論是容抗電流還是線圈的感應電流，都會在低阻的襯底上自由地流經很長的距離；d)試圖通過并聯金屬層提升線圈Q值的努力收效甚微，因為如果首先使用最理想的頂層，那么其它附加層就會更加靠近襯底的短路線圈，所以并聯幾乎沒有實質改善。

        那么，與剛才描述的普遍的數字變異相比，RF CMOS工藝到底是什么呢？在許多情況下，它可以簡單地被認為是使整個襯底在典型的“數字”工藝中擁有高電阻率外延層的工藝。 

                              

        現在，RF設計人員卻發現了一些完全不同的狀況：高度絕緣的襯底實際上生成了一個與每個寄生電容串連的第二電容(因為絕緣體很厚，所以容值不大)，從功能上看被相對較高的襯底阻抗分流了。

        寄生電容獲得了一系列額外且重要的電阻分量，具有如下一些積極效應：諸如結合區底端電容這樣的大型寄生電容，在較高頻率下具有近似恒定的阻抗，因為襯底阻抗反過來支配著上述容性寄生電容；線圈Q值的提高明顯歸功于襯底短路被削弱時產生的高阻抗，襯底電流傾向于被顯著的襯底旁路阻抗約束和限制，從而使絕緣性得以提高。

        針對更高線圈Q值的并聯金屬層帶來了更好的結果，一般來說，增加較厚頂層金屬層(有時采用傳導性能更高的銅代替鋁)的目的就是大幅提升線圈Q值。注意：用這種RF襯底構建的器件與數字工藝本質上擁有相同基本特征，在兩種情況下，形成器件的最上層幾個微米厚度具有相同的電阻系數。

        BSIM3模型

        BSIM3模型無所不在，多數CMOS設計人員都曾接觸過不同版本的BSIM3模型，例如BSIM3v2或其它。將CMOS商用對其成功而言十分重要，因為該模型將基于物理和經驗的參數有機地結合起來，并且很容易就可以適用于新工藝。物理分析能夠預測出當物理尺度減小時會發生什么，而經驗數據則允許對被制造器件的非一致單元進行有用的近似。重要的是，RF設計人員要了解在較高頻率下這種重要的建模技術意味著什么，所以我們接下來會描述典型的代工廠是如何生成這樣一種模型的。

        模型參數的填充通常是這樣完成的：即制造各種不同溝道寬度和長度的器件，然后對器件進行直流曲線記錄以生成描述跨導和阻抗的參數。之后，再進行低頻電容測量以填入容性參數。典型情況下，將采用類似Hspice Optimizer的優化器對模型參數進行優化，以便在實際數據和模型數據之間得到最佳匹配。當在器件整個可能的尺度范圍內，最終得到的數據沒能與預期值吻合得恰到好處，那么建模者可能會對模型進行臨時性存儲(bin)，例如，使模型按照器件的各種尺度進行分支以形成多模參數集，每個參數集在其對應的較小器件尺度范圍進行優化。這就使BSIM3成為一種“緊湊模型”，能夠很好地適應執行速度很快的模擬器，還可以在版圖中與P核(可調整尺寸參數的物理版圖單元)一起使用，從而賦予設計師極大的靈活性。

        值得重點指出的是它的欠缺之處：器件的某些屬性沒能夠進行測量或輸入到模型(一個重要的例子是與柵多晶硅相關的阻抗)；此外，它沒有進行任何高頻測量。所以，該模型在高頻條件下的有效性僅僅取決于其生成的等效電路的頻率函數的準確性。幸運的是，對多數應用而言，這樣的準確性已經足夠，而商用CMOS設計所獲得的大量應用就是很好的證明。但是現在讓我們仔細檢查一下RF設計人員將會發現哪些不足。

        如果你對一款由掃頻源驅動的BSIM3器件進行仿真，并觀察輸入到柵極的AC電流相對于電壓的相位角，你會發現它保持在90°。在高頻時，器件輸入未能呈現明顯阻抗，但是由于多晶硅柵的串聯電阻影響，這種情況在實際中確實存在。

        這種現象是如何變成一個設計難題的呢？RF器件的最小噪聲系數通常發生在電源阻抗逼近總串聯噪聲源(例如與1/Gm相關的有效阻抗加上柵有效串聯阻抗)與并聯等效輸入阻抗的幾何平均數時，此時器件的信/噪比為最優。但是BSIM3并沒有將柵阻抗作為一個噪聲源，也就是說沒有將其串入輸入電容，所以柵阻抗在給定頻率下并沒有成為一個并聯輸入阻抗。

        這樣，就不太可能確定適宜的RF噪聲匹配，也無法利用BSIM3模型準確仿真RF噪聲性能。在輸入阻抗建模時未能加入并聯電阻分量，對類似SERDES這樣的高速數字應用將產生影響：未能建模的部分，削弱了連同頻率在內的并聯電阻輸入分量，從而導致GHz范圍內的頻率域和延時行為都發生明顯錯誤。

        多年以來，這種現象一直存在，而原因就在于主要的CMOS代工廠的建模部門不但對該問題缺乏了解，而且沒有在較高頻率下對其工藝進行評估的設備。最終，這種在仿真和實際中RF應用所表現出來的性能差異不能再被忽略，而設計人員也正在試圖改善上述結果。但是既然BSIM3模型對大批CMOS設計人員而言仍然十分有效，那么最初就改善性能所作的嘗試可能會在BSIM模型之外另起爐灶，而不是對BSIM進行重大改動。

        “BSIM3+支電路”模型

對RF應用而言，BSIM3模型的根本問題并不是其本身有什么錯誤，而是它忽略了對高頻操作產生影響的某些物理因素。我們可以通過下面的情況來說明這個問題：某些代工廠已經將用于數字版工藝完全一模一樣的BSIM3模型用于RF支電路中。但是有關BSIM3模型是如何提取，從而導致在具有相同器件級電阻系數的外延層與非一致襯底中實施了不同填充的情況我們不得而知。

        但是在較高頻率下，襯底二極管的漏級和源極的可感知阻抗回流，以及背柵(back-gate)回流，可能都不會無關緊要。通常情況下，用于不同RF器件的物理布局是不同的，常常采用重量級柵凸(gate-head)連接(甚至可能是雙凸柵)來最小化柵電阻，但是這種作法由于改變了尺寸從而也改變了交叉和寄生電容。 
                                      

        所以，通過將BSIM3模型納入一個支電路中很容易就可以獲得某些改進(圖3)，上述支電路中增加了無源電阻和電容；另外，有的時候還會用替換BSIM3中二極管源漏級建模的方式來反映襯底變化。

        每器件單位寬度(device width per finger)一般固定為1或更小值，在該條件下，在公共操作點就可以提取支電路參數值。 但是為了優化RF建模，上述方法只是漫長道路中的一個步驟，因為現在還有一些很重要的問題尚待解決：

        1：模擬速度下降。隨著支電路的引入增加了元件數量，其對速度的影響超過了對緊湊模型復雜度的影響。

        2：支電路通常使用固定的無源器件來取代實際由電壓決定的一些效應，這樣做會使失真和電源效率預測結果比預期要差；另外，模型在操作節點處的精度較特殊操作節點(進行提取工作)有所下降。

        3：對支電路元件值高度依賴經驗進行提取的作法，抑止了P核在物理布局中的使用以及在設計中簡單改變器件尺寸的行為，因為由尺度決定的支電路元件值存在于緊湊模型之外，而且其對物理的高度依賴性能夠充分預測提取點間的行為。尺度界定通常受限于僅能選擇固定寬度的單位值。

        因此，如我們在一個將源接地的CMOS器件中采取雙端口S參數數據，然后在同一個測試電路將其作為一個BSIM3模型利用模擬器進行觀察，將不會產生良好的數據匹配。如果將該器件放在支電路中，這個數據會找到匹配，但是僅限于局部范圍，因為許多元件值會根據不同的操作點發生變化。但是近幾年來，這個方法仍稱得上是最好的可行方法，借助該方法成功完成了多項設計。

        BSIM4是一種替代方案嗎？

        幸運的是，行業主流一如既往繼續前進。器件溝道越來越短與許多設計中不斷增加的頻率相結合，使得BSIM3的缺陷益發明顯，從而也令BSIM4浮出水面。作為RF設計師你需要明白，BSIM4模型可能取得更好的效果，但這也并非放之四海而皆準。

        這是因為，傳統的模型參數填充方法不包含高頻相關性，而且許多改善高頻精度的參數或者被置之度外，或者被避而不用，從而使得默認的高頻行為在整個BSIM3中沒有任何改進。與BSIM3不同，如果能夠發揮BSIM4的全部能力，那么在最高頻率條件下，BSIM4能夠在全部操作狀態中良好或很好地匹配S參數數據。所以，如果代工廠(或服務商能夠提供)經過高頻關聯修正的BSIM4模型，那么該模型將比“BSIM4+支電路”模型更為優秀。

        同樣，BSIM4包括背柵阻抗參數，若對這些參數進行正確添加，就能夠改善背柵建模效果。但是目前，幾乎沒有幾家代工廠擁有為利用該能力而開發的合適的測試構造。

        雖然BSIM4可能代表著在RF建模速度和精度方面的重要進展，但是它并非完美無缺，目前發現的兩個問題是：

        1：BSIM4不包括多晶硅柵損耗效應，該效應在0.1-10GHz范圍內，會隨著頻率降低改變(增加)串聯等效輸入阻抗。這些效應可作為外加RC支電路添加到BSIM3或BSIM4模型，但是阻抗和容抗是高度非線性的，所以，我們又將回到在一個工作點對提取數據進行單點匹合(spot-fitting)的狀態中。業界觀察家最近指出，沒能將多晶硅損耗效應包括在內，可能對面向變化數據周期長度的SERDES建模產生顯著影響，也會對相應的超寬帶物理層(UWB PHY)等超高帶寬RF應用產生影響。

        2：BSIM4模型目前還不是完全對稱的，這意味著它不能在接近0V泄漏電壓的情況下準確工作，在這種情況下，源級和漏級會相互交換，所以將這種電路作為無源FET混頻器和衰減器進行仿真將無法達到典型的上拉漏級(drain-elevated)所得到的精確度。

        目前BSIM委員會正在忙于解決BSIM5的對稱問題，雖然在BSIM5中，多晶硅損耗建模獲得了哪些進展尚未對外公布，但在該領域進行的研究可能最終一攬子解決BSIM5的問題。

        結論

        對設計人員而言，更多的了解CMOS模型遠比他們是否被冠以與“RF”沾邊的頭銜要重要。一個與RF良好關聯的BSIM4模型，能夠在從直流到微波頻段的所有操作條件下取得高度準確的結果，而一個精雕細琢的“RF支電路”模型，則僅適合于一個很窄的條件范圍。在你的目標工藝中，先要尋找模型中進行了哪類高頻關聯，然后考慮若不進行這些高頻關聯會對你的設計產生怎樣的影響。