近年來隨著無線通信的快速發展，WLAN已經廣泛應用于手機、掌上電腦、家庭娛樂設備中。射頻功率放大器（PA）用于射頻電路的發射端，以高線性、高效率以及輸出大功率為目的，它消耗了電路大部分的功率，決定著整個通信系統的性能[1]。對于WLAN PA中的應用而言，線性度是一個很關鍵的因素。802.11g標準采用正交頻分復用（OFDM）調制技術，OFDM信號所具有的大的峰均功率比，要求PA具有很高的線性度。
    與GaAs、BiCMOS、SiGe等工藝相比，硅CMOS工藝成本最低，集成度最高，采用CMOS工藝能實現射頻部分與基帶部分很好地集成為片上系統。同時隨著CMOS工藝技術的發展，晶體管的特征尺寸越來越小，特征頻率越來越高，晶體管能夠提供更高的增益和更低的噪聲[2]。
    帶隙基準源受電源電壓變化的影響非常小，它具備高穩定度、低噪聲、低溫漂等優點，廣泛應用于大規模集成電路和數模混合電路中[3]。對射頻功放而言，直流偏置的任何偏差都會嚴重地影響功放的線性度、溫漂及輸出功率，因此電壓或電流基準必不可少。
1 功率放大器的電路設計
    一個典型的PA通常包括輸入匹配網絡、放大電路、直流偏置和輸出匹配網絡，如圖1所示。匹配網絡主要用于減小有害反射，從而增加輸出功率；直流偏置主要為放大電路提供靜態工作點并抑制溫度變化給晶體管帶來的影響[4]。

    功率放大器采用SMIC 0.18 μm RF CMOS工藝設計，電源電壓為3.3 V，工作頻率為2.45 GHz。放大器采用兩級共源共柵(cascode)結構，兩級放大器均采用class AB偏置，在獲得較好線性度的同時也有較高的效率。設計采用電流鏡為兩級放大電路提供靜態偏置電流，該電流鏡由帶隙基準電路產生。功率放大器的原理圖如圖2所示。
1.1 輸出級電路設計
    輸出級電路以及輸出匹配網絡的設計能極大地影響PA的輸出功率、效率等指標。基于CMOS工藝所設計的PA常遇到兩個問題：柵氧化層擊穿和熱載流子效應。柵氧化層擊穿限制了晶體管漏極點的電壓，熱載流子效應會增加晶體管的閾值電壓并能顯著降低器件的性能。采用cascode結構能有效地降低晶體管的氧化層擊穿電壓和熱載流子效應。與共源結構相比，cascode結構能承受更高的電源電壓和更大的輸出阻抗，同時有更大的功率增益并能提供更好的輸入/輸出間的隔離度[5]，能方便地設計匹配網絡。共柵管采用R-C自偏置網絡，它能有效地降低共柵管的柵極電壓對共源管漏極電壓的限制，使得共源管能獲得更大的信號擺幅[6]。在圖2中，M2、M3構成了cascode結構，R4、C10組成了共柵管自偏置網絡。

    由P=V2DD/2Ropt找到能使功放輸出預定功率的最佳負載阻抗Ropt，通過優化晶體管的W/L、偏置電流大小以及Ropt來調整輸出功率，在調整和優化的過程中也要兼顧線性度和效率的要求。
1.2 驅動級電路設計
    驅動級主要對輸入的射頻信號進行放大并為輸出級提供足夠的功率來驅動輸出級工作。驅動級也采用cascode和自偏置結構。設計時要充分考慮穩定性問題，尤其是低頻處的穩定性。在共源管的柵極串聯一個小電阻以提高功率放大器工作的穩定性[7]，該電阻降低了匹配網路的Q值，增加了信號的帶寬，同時也降低了驅動級的增益，進一步提高了功放的線性度。在圖2中，M0、M1構成了cascode結構，R3、C8組成了共柵管自偏置網絡。
1.3 偏置電路的設計
    帶隙基準源的工作原理是在正溫度系數的電壓上疊加一個負溫度系數的電壓，使這兩個溫度系數相互抵消，從而使電路的輸出與溫度無關。工作在有源區的雙極型晶體管的基極-發射極電壓VBE隨溫度升高而下降，擁有負的溫度系數；兩個有不同集電極電流密度的雙極型晶體管的基極-發射極電壓之差?駐VBE隨溫度升高而增大，擁有正的溫度系數。將VBE與?駐VBE以適當權重相加即可得到零溫度系數[8]。圖2所示的Ibias1、Ibias2通過帶隙基準電路產生，因此Ibias1、Ibias2具有良好的抗溫漂性能以及噪聲抑制性能，并能很好地改善功放的線性度。
1.4 匹配網絡的設計
    匹配網絡通常采用從后往前的設計方式。首先設計輸出匹配網絡，由設計指標得到能使功放輸出預定功率最佳的負載阻抗Ropt2，然后將Ropt2變換到負載阻抗，實現最大功率輸出。如圖2所示，C5、C6、L3、L5為輸出匹配網絡。在設計級間匹配網絡時，同樣需要找出能使驅動級輸出預定功率最佳的負載阻抗Ropt1，然后將輸出級的輸入阻抗變換到Ropt1，實現最大功率傳輸。C3、C4、L2、L4為級間匹配網絡。最后設計輸入匹配電路，使驅動級的輸入阻抗與源阻抗50 ?贅匹配，C1、L1、C2為輸入匹配網絡。
2 版圖與仿真結果
    版圖設計采用Cadence Virtuso工具。在設計中要盡量實現緊湊、合理的布局走線,同時也要充分考慮各種寄生效應,因為這些寄生效應會對PA的性能產生重要影響。為實現完整的射頻收發功能，設計時將PA、低噪聲放大器(LNA)、CMOS控制模塊集成在同一個版圖上來構成射頻前端芯片。本設計的射頻前端芯片的面積為1.5 mm×1 mm。
    采用Cadence SpectreRF對電路進行仿真和優化。在考慮了ESD、鍵合線電感以及焊盤等因素影響后得到以下仿真結果。
    圖3為功放的輸出功率和功率增益隨輸入功率的變化曲線，當輸入功率在-30 dBm～-9 dBm范圍內時，功放的功率增益約為33.28 dB。放大器的飽和輸出功率達到30.68 dBm，可見功放具有很高的輸出功率，可滿足WLAN室外大功率、遠距離的應用。

    圖4所示為功放的輸出1 dB壓縮點和三階交調點隨輸入功率變化的曲線，在1 dB壓縮點處，輸入功率為-3.76 dBm，輸出功率為28.21 dBm；三階交調點處輸出功率為39.33 dBm，可見PA具有很好的線性度。
    圖5是功率附加效率(PAE)隨輸入功率變化的曲線，在1 dB壓縮點處，PAE約為30.26%。
    表1概括了本電路的性能參數以及與參考文獻中其他電路的對比。由表可見，本電路在功率增益、輸出1 dB壓縮點、PAE方面均有明顯優勢。

    設計采用了SMIC 0.18 μm RF CMOS工藝模型。放大電路采用兩級cascode自偏置的架構，采用帶隙基準為放大器提供偏置，通過調整和優化晶體管的W/L、偏置電流以及最佳負載阻抗的值，可有效提高電路的輸出功率及線性度。仿真結果表明，小信號功率增益為33.28 dB，放大器的飽和輸出功率為30.68 dBm；在1 dB壓縮點處輸出功率為28.21 dBm，PAE為30.26%，可應用于WLAN 802.11b/g高功率高線性射頻發射系統中。
參考文獻
[1] 楊柯，王志功，李智群.0.18 μm CMOS工藝5 GHz WLAN 功率放大器的設計[D].南京：東南大學，2006.
[2] 池保勇，余志平，石秉學.CMOS射頻集成電路分析與設計[M].北京：清華大學出版社，2006.
[3] 陳雙文，劉章發.0.18 μm CMOS帶隙基準電壓源的設計[J].電子技術應用，2011，37(3)：51-52.
[4] LUDWIG R，BRETCHKO P.射頻電路設計-理論與應用[M]. 北京：電子工業出版社，2011.
[5] Qian Yongbing，Li Wenyuan，Wang Zhigong.2.4 GHz 0.18 μm  CMOS highly linear power amplifier[C].The 2010 International Conference on Advanced Technologies for Communications，2010：210-211.
[6] SOWLATI T，LEENAERTS D M W.A 2.4 GHz 0.18 μm CMOS self-biased cascade power amplifier[J].IEEE Jourcal  of Solid-State Circuits，2003，38(8)：1318-1324.
[7] KANG J，YOON J，MIN K，et al.A highly linear and efficient differential CMOS power amplifier with harmonic control[J].IEEE Journal of Solid-State Circuits，2006，41(6)：1314-1321.
[8] DEY A，BHATTACHARYYA T K.Design of a CMOS bandgap reference with low temperature coefficient and high power supply rejection performance[J].International Journal of VLSI Design & Communication Systems(VLSICS)，2011，2(3)：139-150.
[9] 秦國賓，王寧章.2.4 GHz CMOS線性功率放大器設計[J].通信技術，2010，43(9)：170-172.
[10] 阮穎，陳磊，田亮，等.基于0.18 μm SiGe BiCMOS工藝的高線性射頻功率放大器[J].微電子學，2010，40（4）：469-472.