當電信運營商和有線電視業務提供商開始向客戶推出決定性的舉措和VoD服務時，原始設備制造商正全力開發基于IP(Internet協議)的系統，包括PON、CMTS、IP DSLAM以及其他的接入和最后一英里設備。普通的基礎物理層對此使用的是無處不在的以太網技術，目前與高級的QoS覆蓋結合在一起。工程師正投入更多的努力把交換以太網背板連接到系統線卡，特別是網絡處理器。系統設計師常選擇以太網交換機和有獨立特性的網絡處理器，而很少考慮把這兩者互聯所帶來的挑戰。工程師僅需要面臨開發橋、整合解決方案和節約成本實現設計的挑戰。由于接口以很高的速率運行，所以還必須關注功耗。
典型的基于以太網的系統結構由以太網交換機所組成，依次由幾個連接到一連串的基于網絡處理器的線卡的10Gbps鏈路組成。參見圖1。
在交換10Gpbs系統，以太網交換機結構提供一系列XAUI端口。每個XAUI端口有4個3.125Gbps的SERDES。這些串行端口通過背板或者中間結構完美地連接到線卡。
有些以太網交換機包括端??換、流量控制或者用于服務質量要求的地址信息，在原來的以太網標準中沒有服務質量要求的內容。為了保持10G線速，這些XAUI端口的運行速率要高于指定的每個通道3.125Gbps的速率。運行在3.75Gbps的BROADCOM HiGig+協議就是一個例子。運行這些所有權協議時，額外的開銷允許客戶開發自定義的應用交換，通過網絡智能地傳遞通信量。此外，針對基于IP的應用，這些交換堆棧協議具有無約束的可量測性。
擁有網絡處理器的線卡常用SPI4.2接口。SPI4.2是流行的運行速率可以超過10Gbps的高速并行接口，用于網絡處理器、通信流量管理器、媒體接入控制(MAC)等。SPI4.2使用并行的16位寬的LVDS發送和接收源同步接口。為了處理流量控制，在狀態通道有額外的電路。在SPI4.2鏈路上發送的數據作為一個包，或者猝發的多個包，并擁有控制頭描述每個猝發。每個包控制頭還識別與猝發數據相關的SPI4.2通道。這些位可用來把整個鏈路分割成各種通道。SPI4.2規范支持每個鏈路多達256個通道。很明顯在SPI4.2和XAUI之間存在著很大的物理和協議差異。由于這個原因，SPI4.2接口必須橋接到XAUI鏈路。
為了將XAUI(或者更快時鐘的XUAI)鏈路連接到SPI4.2接口，要構建一個能夠引導數據通過4個主要單元的橋。針對XAUI至SPI4.2橋，主要單元為：(1)XAUI SERDES終端；(2)10G MAC；(3)協議轉換邏輯；(4)SPI4.2接口。此外還要有微處理器接口，用來配置每個橋的單元。參見圖2。
MAC的10Gbps數據。利用含有SERDES后緊跟PCS塊的FPGA是理想的，采用這種結構可以直接格式化XAUI數據至XGMII。這樣節省了邏輯并減少了功耗。
低功耗、工程預制的10GbE MAC10G MAC邏輯接收XGMII數據并提取以太網的幀。首先由10G MAC識別Packet SOP的起始和Packet EOP頭的結束。由于以太網的數據以可變大小的包發送，MAC必須能夠處理各種大小的包，包括8K長度的超長包。一旦恢復了數據，進行CRC校驗保證數據的完整性。數據進入MAC時，在接收端做這項工作。如果CRC校驗失敗，丟棄壞的幀并建立錯誤標志。在發送端MAC必須產生CRC碼。MAC還需要保持對數據的統計，支持管理信息數據庫。此外，10G MAC還有對接收到的包進行地址過濾的功能。可以有幾個過濾選擇，取決于終端用戶的應用。允許通過橋的數據包，從MAC流出，不經過濾，寫入6?位寬的FIFO，再送至協議轉換邏輯。
盡管在FPGA中可以實現10G MAC，它們要消耗4千多個LUT，因此消耗許多功率。作為選擇的方法，相對基于FPGA的實現，用ASIC工藝的嵌入式10G MAC功率減少50%，這樣就有充裕的FPGA門實現用戶邏輯。
通過SPI4.2橋接到網絡處理器以太網包通過10G MAC的地址過濾標準，進入6?位FIFO之后，協議邏輯轉換6?位寬的FIFO邏輯并在通過它到達SPI4.2接口前把它轉換為128位字。在協議邏輯中的這些FIFO用來控制接收和發送方向的數據流。如果通信發生擁堵，10G MAC與協議邏輯一起保證數據幀停止。還有一個微處理器接口，可通過各種控制寄存器調整流量控制。經過標準的Ethernet X_ON和X_OFF流控制命令，協議邏輯控制至10G MAC的流量。于是協議邏輯間接地轉換流量控制到基于SPI4.2的狀態命令。
SPI4.2有兩個方案在一個鏈路里實現流量控制。第一個是基于credit的流程。對每個通道，credit在鏈路的每一方進行交換。如果接收方信道很擁堵的話，它將不再給予發送方credit，直到擁堵被清除。第二個流量控制方案是基于狀態。在此模式，報告排隊的狀態，比如starved或者satisfied，隊列中充滿數據時停止傳送。基于狀態的流量控制用得較多，因為它易于實現。例如萊迪思的SPI4.2至XAUI橋的IP使用基于狀態的流量控制。
這里是一個流量控制的例子，進入方向是從網絡處理器到以太網交換機。網絡處理器完成它的包時，它詢問其狀態通道的狀態。可能的狀態是starved/hungry，或者satisfied，這是由橋內的入口FIFO的級和電路板上微處理器接口的流量控制寄存器來決定。倘若不要求流量控制，網絡處理器初始化傳輸，并傳送包到橋的SPI4.2接收接口。當包進入橋時，進行128到6?位數據寬度轉換，數據寫入入口FIFO，具有用戶可編程閾值支持存儲、發送和切入操作。一旦超過了用戶可編程傳送閾值，將會告知10G MAC一個包有效。于是10G MAC校驗XAUI接口流量控制的狀態，如果無效的話，傳送這個包。在出口方向的流量控制有相似的數據流，但是需要將出口FIFO閾值設置到較高，以便提供SPI4.2通過XAUI的較高帶寬。例如運行HiGig+產生12Gbps的帶寬。然而SPI4.2接口經常運行400-500MHz DDR，提供12.8–16Gbps。因為流量控制邏輯是用FPGA門，以及內置存儲器塊來實現的，因此可以提供更加復雜的方案。
*多個以太網通道上面討論了協議轉換邏輯，其中假設10Gbps源于單個10G管道。這對于許多到以太網交換機的網絡處理器來說是足夠了。然而某些設計中，10Gbps或者12Gbps管道需要分成多個通道。例如如果一個以太網交換聚合12個1Gbps以太網線，也許要求協議轉換邏輯將12Gbps管道分割成12個通道。另外一個例子是線速率超負荷。如果24個鏈路的總帶寬小于12Gbps聚合帶寬，那么或許要分割24個通道。這些額外的通道需要更多的FIFO和邏輯來管理它們。橋的設計需要考慮配置的類型。無論用一個或者多個通道，數據必須通過協議邏輯先到SPI4.2接口，然后再到網絡處理器。
SPI4.2功耗與動態對齊SPI4.2從FIFO讀數據或者寫數據至FIFO，于是經16位源同步SPI4.2線猝發數據。為了達到很高的可靠的SPI4.2速度，大多數高性能網絡處理器進行動態對齊。動態對齊接口是數據位可以依據時鐘進行移入。使用動態對齊時，16個LVDS I/O的每個可以運行達1Gbps，總的最大吞吐量為16Gbps(16x1Gbps)。因為這個接口以這么高的速度運行，它通常要消耗幾瓦，更不用說FPGA中的上千個LUT了。由于有了10GbE MAC，把FPGA與ASIC門做的SPI4.2邏輯相混合是最佳的。嵌入式SPI4.2核節省了數千個LUT，并將功耗減少到接近1瓦。
本文小結
對于許多基于以太網交換機的系統，XAUI至SPI4.2橋是必須的。FPGA的價值是提供靈活選擇任何數量的網絡處理器和以太網交換器件，提供用戶化的橋接方案，完成聚合多個以太網流，以及在同一器件上實現多個橋。然而因為設計總要考慮成本，橋接解決方案的低成本，低功耗，消耗很少資源的特點是很關鍵的。LatticeSCM FPGA系列混合了實現10G MAC和SPI4.2接口的硬ASIC塊。參見圖3。其余的FPGA邏輯和存儲器有足夠的資源來實現橋接功能。要求單個通道SPI4.2至XAUI(或者相關的基于以太網協議)橋時，緊湊的17×17mm 256微距球柵BGA封裝的LatticeSCM15 FPGA可以實現整個設計，功耗低，設計成本低且尺寸很小。
