1. 引言
對于需要大的片上存儲器的各種不同的應用，FPGA 需要提供可重構且可串聯的存儲器陣列。通過不同的配置選擇，嵌入式存儲器陣列可以被合并從而達到位寬或字深的擴展并且可以作為單端口，雙端口存儲器，只讀存儲器，FIFO,大的查找表或移位寄存器，每種應用都支持不同的數據寬度和高度。
在本文中我們設計的嵌入式存儲器是一個可配置的同步16Kb模塊。如圖1所示，每個存儲器模塊有兩個獨立的端口，它們的結構和工作模式完全對稱，并且支持雙端口工作模式。每個端口都有自己的時鐘信號，時鐘使能信號，寫信號。雖然對每個端口的操作是完全同步且獨立于另一個端口的，但是可以通過外面的電路連接擴展數據位寬或地址寬度。當寫允許信號WEN為低，EN為高時，存儲器模塊讀取地址確定的存儲單元的數據，當WEN和EN同時為高時，輸入總線上的數據被寫入存儲單元。在存儲器模塊被用于流水線邏輯中的情況下，根據數據路徑邏輯獲取存儲器數據時不同的需要，每個存儲器模塊的寫數據過程可以配置成三種工作模式。根據不同的配置，輸出數據總線上的數據可以隨輸入數據同時更新，或者一個時鐘周期后更新，或者保持不變。
每個存儲器模塊都支持多種配置方式，可以配置成以下各種工作模式：16Kx1, 8Kx2, 4Kx4, 2Kx8, 1Kx16 and 512x32。一個可重構的正交開關矩陣用于連接輸入/輸出與外部數據總線。存儲器模塊可以配置成只讀存儲器。只讀存儲器的數據在配置過程通過第三個端口確定，也即下面講到的存儲單元的C端口。在配置過程，該配置端口支持讀寫操作。
一種全新的存儲單元的設計方法以及實現各種配置的電路設計方法將會重點介紹。最后將給出Nanosim的仿真結果。
圖1. 存儲器模塊 圖2 三端口存儲單元
2. 存儲器模塊的設計
2.1 存儲單元的設計
當存儲器模塊配置為只讀存儲器時，只讀存儲器的內容必須要在FPGA的配置過程予以定義，在有些情況下還需要對存儲器模塊的內容予以初始化，所以存儲單元需要提供一個端口專門用于存儲器內容的定義或初始化。我們的存儲單元采用的是一個三端口的結構，其中兩個端口用于片上邏輯，第三個端口用于片外邏輯。片外即第三個端口用于只讀存儲器或查找表的內容定義或靜態存儲器的內容初始化，也可用于存儲器測試中的驗證。如圖2所示，存儲單元實際上是一對交叉耦合的反相器，通過三對NMOS與三個端的位線（bitline）連接，三個端的字線分別控制各端的NMOS導通與否。A,B端用于片上邏輯的讀寫操作，而C端作為配置端只在配置過程中應用。A,B兩端口的位線為垂直走向，字線為水平走向，而配置端C端恰好相反，其位線為水平走向，字線為垂直走向，原因在于在FPGA的配置過程中 ，配置數據按列送入FPGA[4][5]。這種存儲器單元結構同時滿足了實現存儲器模塊的片外配置功能和片上功能的需要。
2.2 位線結構
A,B兩端口的位線結構用于正常的讀寫操作，下圖3給出了此位線結構。一列存儲單元（256個）共用一對位線，它們在讀/寫過程的開始前被預充電至vdd，然后被選中的存儲單元驅動（讀過程）或被輸入緩沖器驅動（寫過程）。在讀過程中靈敏放大器被其使能信號觸發以放大位線上的差分信號，然后其單輸出數據經過緩沖器被驅動經過列選擇器，再經過總線選擇開關矩陣，最后到達輸出數據總線。靈敏放大器用于將小信號的差分輸入（位線電壓）放大為大信號的單端輸出。如圖3.B所示我們采用了一種鎖存型靈敏放大器，它的兩個輸出經過一個改進緩沖器以單端輸出，這種靈敏放大器結構簡單，驅動能力強，建立時間短，有效地縮短了存儲器的讀取時間，提高了性能[1],[2]。
2.3 配置電路的設計
如前所述，存儲器模塊可以配置成以下存儲器結構：16Kx1, 8Kx2, 4Kx4, 2Kx8, 1Kx16 以及512x32,配置電路就是能夠實現這些配置的邏輯。組成配置電路的就是上面提到的列選擇器和總線選擇開關矩陣。通過對列選擇器和總線選擇開關矩陣的配置，可以實現以上各種存儲器結構，以及讀過程中的三種輸出模式。
存儲器模塊的存儲單元陣列采用的是256x64的結構，即每列為256個存儲單元，每行為64個存儲單元。讀操作過程中，由于我們能夠實現的最大位寬的存儲器結構為512x32，所以在預充電電路與靈敏放大器之間我們加入了一個2選1的選擇器，這樣進入靈敏放大器的位線有32對，32個靈敏放大器是必需的。 32位數據從靈敏放大器輸出后就進入輸出列選擇器，如圖5(a)所示，我們用到了五個二選一的選擇器，各由一位地址選擇，同時其工作狀態由配置信息控制，各選擇器的輸出按照配置信息或者提供相應結構的數據或者被置為高阻態。被選出的數據經過輸出總線選擇開關矩陣，最后到達數據總線。在寫操作過程中，數據總線上的輸入數據首先進入輸入總線選擇開關矩陣（與輸出總線選擇開關矩陣相似），然后進入輸入列選擇器（與輸出列選擇器相似,圖5(b)所示），輸入列選擇器的輸出經過緩沖器后(圖3.a中DW, DWN)被直接寫入選中的存儲單元。
圖 3. 位線結 (a) 讀列選擇器 (b) 寫列選擇器 圖4 .讀/寫列選擇器
2.4 存儲器模塊的體系結構
圖5給出了存儲器模塊的總體結構[3]。每個存儲器模塊的存儲單元陣列被分為兩部分，分別為256x32，即每列256個存儲單元，每行32個存儲單元[6],[7]。A,B兩端口分別擁有獨自的行譯碼器，預充電電路，靈敏放大器，輸入/輸出列選擇器，輸入/輸出總線選擇開關矩陣，時鐘產生器以及輸入輸出緩沖電路。預充電電路用于在讀操作前將耦合位線預充至某一相同電壓值。行譯碼器采用兩級譯碼，從而提高讀寫操作速度。時鐘產生器用來產生內部時鐘以控制譯碼器，靈敏放大器，多路選擇器，預充電電路以及輸入輸出寄存器[3]。
3. 讀寫操作仿真結果
關鍵路徑我們選擇位于位線結構頂端的存儲單元，對該存儲單元的讀寫操作反映了最壞情況下的延時[4]。由于存儲器模塊可以配置為不同的結構，所以各種結構的關鍵路徑長度并不相等，顯然512x32這種結構中數據經過最少的選擇器，所以關鍵路徑最短，而16kx1結構的關鍵路徑最長，因為數據要經過最多的選擇器。我們對這兩種關鍵路徑做了重點仿真，這也足以反應存儲器模塊的性能。
我們用Synoposys的工具Nanosim針對各種讀寫操作基于0.13微米CMOS工藝做了詳細的仿真。圖7給出了512x32 和16Kx1這兩種工作模式下的關鍵路徑上的讀取時間。時鐘上升沿到數據讀出有效之間的延時分別是1.4ns和2.5ns，讀取時間不同的原因在于對于不同的工作模式數據經過的關鍵路徑的長短不同，512x32模式下經過的關鍵路徑最短，而16Kx1模式下關鍵路徑最長，所以這兩種模式之間的各種模式下的讀取時間在1.4ns和2.5ns之間。
圖 6. 存儲器模塊體系結構 圖 7.存儲器讀取操作的仿真結果
4. 結論
本文介紹了基于0.13微米CMOS工藝下平臺式FPGA中可重構RAM模塊的一種設計方法。該RAM模塊是一個16Kb的高速低功耗可重構模塊，通過不同的配置信息，可以實現多種功能。重點介紹了一種用于可重構靜態存儲器的全新的存儲器單元電路結構以及實現該靜態存儲器各種重構功能的電路結構。仿真結果表明我們設計的該存儲器模塊能夠很好的實現各種重構功能，而且速度高，功耗較低。
本文作者創新觀點：本文所設計的存儲器采用了一種新穎的三端口存儲單元，同時在外圍電路采用了可配置的列選擇器，從而可以通過不同的配置信息把存儲器配置到多種工作模式，該存儲器具備了良好的可重構性能。