本設計最重要也最難以實現(xiàn)的部分是在智能控制演算法實現(xiàn)部分,因為所提出控制法則使用到的計算量較多,同時需要使用到正負數(shù)以及浮點等復雜運算，而Verilog HDL是利用二進制的觀念，故當采用Verilog HDL來撰寫的話，雖然可以分別利用補碼及固點的方式來實現(xiàn)，但對于不熟悉Verilog HDL語法的人來說，將會需要花費較多的時間來撰寫，同時程序在維護上也顯得困難重重。然而，當采用Altera公司的Nios嵌入式核心處理器" title="核心處理器">核心處理器來設計時，除了可采用較為熟悉的C語言撰寫外，也不需要考慮到數(shù)值的正負數(shù)以及浮點問題，可以直接以十進制的觀念來撰寫，且如果將控制法則利用Nios嵌入式核心處理器來撰寫的話，會因為Nios core的編譯時間" title="編譯時間">編譯時間較硬件快很多，所以在參數(shù)調整時，而可以節(jié)省許多時間。另外，因Nios嵌入式核心處理器也提供了浮點的定制化" title="定制化">定制化指令，所以當設計者加入定制化指令后，將可以大大地降低硬件在處理浮點運算" title="浮點運算">浮點運算所需的時間，進而提升系統(tǒng)的效能。
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基于FPGA的智能型控制應用于感應電機" title="感應電機">感應電機設計.pdf
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