0 引言

    雙絞線為有損耗的傳輸線，其傳輸損耗與信號頻率的平方根和長度的乘積成正比，頻率過高致使信號產生失真和畸變，引起數字碼元間的串擾。為了使信號的傳輸質量得到可靠保證，均衡器穩(wěn)定、可靠地工作顯得尤為重要。

1 長距離傳輸硬件設計

    被測設備采編器板卡與測試設備轉接器之間由穿過多個設備艙的、總長為100 m的雙絞線電纜連接，接口處采用J14H系列電連接器相連，如圖1所示。被測設備采編器板卡主要功能之一是將采集卡采集的圖像數據編幀后存入存儲器，并通過轉接器板卡將圖像數據實時傳輸給地面測試臺設備。圖1所示的通信通道采用10位的LVDS串行/解串器以及電纜驅動器/均衡器芯片組,驅動器能在最高400 Mb/s的數據速率下驅動50 Ω傳輸線，而自適應電纜均衡器能自適應地對不同長度的雙絞線進行均衡，適用的數據速率范圍為50 Mb/s～650 Mb/s，且具有極低的抖動性能^[1-2]。傳輸線采用特性阻抗為100 Ω的屏蔽雙絞線，提高高速傳輸的抗干擾性。驅動器輸出端口匹配50 Ω電阻R1/R2，電纜末端R3/R4為24.9 Ω，用于終端匹配以及均衡器信號輸入調節(jié)。為減少振鈴現(xiàn)象，在均衡器差分輸入端串聯(lián)100 Ω電阻R5/R6。R7/R8為75 Ω，用于差分輸出接口負載匹配。

2 現(xiàn)象闡述及問題分析

2.1 現(xiàn)象闡述

    采編器板卡FPGA為SN65LV1023A串行器引腳TCLK提供14.745 6 MHz工作頻率，串行數據通過D0+和D0-生成LVDS信號，同時轉接器的FPGA配合串行器工作，為解串器SN65LV1224B引腳REFCLK提供14.745 6 MHz參考解串時鐘。結合串行/解串器的工作時序，系統(tǒng)上電后，F(xiàn)PGA通過給串行器的同步信號SYNC1大于6個時鐘的高電平后，串行器自動發(fā)送1 026個同步碼(0x01F)，解串器從內嵌時鐘的數據中重建并行時鐘，并用此時鐘來選通輸出鎖存器及輸出數據。

    系統(tǒng)上電后，在沒有接收有效命令前，采編器板卡串行器一直發(fā)送同步碼確保快速同步，調試過程中發(fā)現(xiàn)系統(tǒng)上電后解串器LOCK輸出信號一直拉高，即解串器沒有同步上串行器。經測量發(fā)現(xiàn)解串器的RI+/RI-引腳沒有信號，測量其前級電路發(fā)現(xiàn)均衡器CLC012差分輸出引腳也沒有信號輸出，但是其輸入引腳卻有差分信號。經過多次系統(tǒng)上下電測試，發(fā)現(xiàn)均衡器CLC012一直沒有輸出信號，而測量其供電系統(tǒng)是正常穩(wěn)定的。

2.2 問題分析

    由于均衡器直接連接到電纜。因此它很容易受ESD、EMI/RFI和器件所產生的噪聲影響。為提高均衡器整體工作性能，板卡PCB布局時已經在此方面采取相應措施^[3]。

2.2.1 硬件物理層分析

    CLC012均衡器AEC+和AEC-端的差分電壓與傳輸線長度成正比，（對于第5類雙絞線，此差分電壓約為2.5 mV/m），當這一電壓超過500 mV時，不能再提供更多的均衡。設計中的100 m 5類屏蔽雙絞線電纜是由6段等長的15 m以及一段10 m的電纜組成，中間經過7對J14H系列連接器。這種多段電纜串聯(lián)的長線傳輸對信號的衰減較大，同時電纜上的多對接插件會導致傳輸線路阻抗不連續(xù)，信號反射嚴重引起波形畸變過大^[4-5]，由此可能導致均衡器工作異常。將6段的15 m電纜去掉，測試10 m的一段電纜，對換前后的驅動器輸出信號和均衡器接收信號分別如圖2所示。

    由圖2可見，時鐘周期約為68 ns(14.745 6 MHz)，數據為同步碼0x01F。驅動器輸出電壓值約為700 mV(峰-峰值)，經過100 m傳輸后，經過均衡器輸入分壓為176 mV(峰-峰值)，10 m傳輸后則為360 mV(峰-峰值)。由測試結果可見，10 m的傳輸信號效果不管從衰減還是畸變程度上都遠比100 m的小，理論上均衡器有能力對此波形進行均衡，但實際應用中均衡器仍然沒有信號輸出。

2.2.2 數據鏈路層分析

    一般來講，均衡器只能在一定頻帶內具有一定的均衡能力，理論上CLC012均衡器均衡的數據速率為50 Mb/s～650 Mb/s，設計中LVDS傳輸數據率為14.745 6×12=176.947 2 Mb/s，滿足要求，但其工作異常，無輸出。雖然串行器工作頻率為14.745 6 MHz，但是串行/解串器的快速同步方式必須發(fā)送同步碼，對均衡器而言一個時鐘里只有連續(xù)的6個1和6個0，當信號為連‘l’（‘0’)時，在第一個l’（‘0’)后面的l’（‘0’)相當于直流成分，即真實的信號轉換頻率只是14.745 6×2=29.491 2 Mb/s，同步碼這種特殊的數據類型可能導致有效速率過低，影響均衡器工作^[6]。

3 解決方案

    提高有效數據速率的途徑有兩種：(1)提高串行器工作頻率TCLK，使信號單位比特周期減小，如圖3所示,工作頻率提高為原來的2倍后為29.491 2 MHz，數據為同步碼,一個CLK里發(fā)送連續(xù)的1和連續(xù)的0各一個，其有效數據傳輸率為29.491 2×2=58.982 4 Mb/s；(2)保持頻率14.745 6 MHz不變，通過增加一個CLK時間里1和0的轉變次數來提高有效數據速率，需要注意的是串行器實際數據發(fā)送模式是并行10 bit數據以及起始位1和終止位0，所以在一個時鐘里至少出現(xiàn)連續(xù)0和1的次數各為1次（如0x01F），且為偶數。在解決問題的過程中，為進一步確定均衡器的最低穩(wěn)定工作頻率，相對第一種每改變一次有效數據速率，就要同時更改串行器/解串器兩塊板卡的程序，還要考慮因為提高串行器的工作頻率，解串器在解碼后FIFO緩存溢滿或讀空現(xiàn)象的測試，而第二種方法只需要更改一塊板的發(fā)送數據模式即可達到測試目的，故選擇第二種方法進行測試。

    如圖3所示的4種數據模式，DM1模式有效數據傳輸率為14.745 6×2=29.491 2 Mb/s，DM2模式在一個CLK分別出現(xiàn)兩次0和兩次1，即有效數據率為14.745 6×4=58.982 4 Mb/s。同理，DM3和DM4分別為88.473 6 Mb/s和176.947 2 Mb/s。

    對于上述的4種數據模式，如果單一的發(fā)送只能測試某種特定的速率，則速率大小只能以偶數倍增加，間隔過大。因此按圖4的比例發(fā)送模式可以逐步調整速率大小，縮小均衡器工作異常分水嶺。

    如圖4所示，通過調整4種數據模式的比例可以調整平均一個CLK時間里0和1的數量。4種數據模式下，0和1總數分別為2，4，6，12。2和4按3:1的比例發(fā)送，平均一個CLK 0和1總數為3；相應地4和6按3:1的比例發(fā)送，平均一個CLK 0和1總數為4.5，以此類推，可以分配不同的比例來改變數據有效速率。

    具體測試步驟如下：

    (1)分別單獨測試4種模式數據，結果發(fā)現(xiàn)只有DM1數據模式下均衡器工作異常。

    (2)取2和4比例中間值1:1的比例測試，結果發(fā)現(xiàn)上電等待一段時間后其仍然工作異常，由此進一步將范圍縮小為3～4之間。

    (3)取2和4比例1:3,結果顯示上電幾秒后均衡器才有輸出，經過多次上下電測試，均衡器開始工作時間不定。

    (4)按1:7比例發(fā)數，發(fā)現(xiàn)均衡器上電就立即工作，經過多次測試，均衡器均穩(wěn)定工作無異常。

    由步驟(1)、(2)、(3)可以確定均衡器工作異常點大概在3.5～4之間。

    圖5為1:7比例發(fā)送數據均衡器正常工作輸入(上)和輸出(下)波形圖，8個時鐘共542 ns左右，DM1數據類型占1個時鐘。均衡器輸出電壓值為恒流輸出10 mA與接口負載匹配電阻75 Ω和負載的并聯(lián)的乘積。

    由以上測試可以得出：在傳輸線上，數據有效速率影響均衡器的正常工作，進一步確定均衡器最低有效工作頻率范圍在14.745 6×3.75=55.296 Mb/s左右。

    由于串行器/解串器的同步工作方式決定系統(tǒng)上電后必然要發(fā)送同步碼0x01F同步，長線傳輸的數據也為隨機的圖像數據，要保證均衡器穩(wěn)定可靠工作，必須保證傳輸的有效數據速率在55.296 Mb/s以上，實際采用等同作用的第一種方法，即提高串行器的工作頻率?？紤]到數據要經過100 m屏蔽雙絞線傳輸，而衰減與頻率的平方根和長度之積成正比^[7]，折衷這兩種因素，最終選取串行器的工作頻率為29.491 2 MHz，這樣在最壞情況下能保證其有效數據率58.982 4 Mb/s大于試驗測試的55.296 Mb/s。經測試，均衡器正常工作，無異常。

4 結論

    通過長時間反復測試，CLC012均衡器在29.491 2 MHz頻率下工作正常，串行器工作穩(wěn)定，不失鎖。均衡器在長距離、高速數據傳輸中起著至關重要的作用，保證均衡器的工作穩(wěn)定性對長距離傳輸的可靠性具有重要的意義。

參考文獻

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