美國半導體研究聯盟(SRC)旗下擁有“納米電子研究創新聯盟”(Nanoelectronics Research Initiative;NRI)以及“半導體先 進技術研發網絡”(Semiconductor Technology Advanced Research Network;STARnet)等組織致力于開發后矽晶時代的下一代技術，這些技術成果還將與IBM、英特爾(Intel)、美光(Micron)與德 州儀器(Texas Instruments;TI)等SRC的會員公司共享。

　　最近，SRC又在NRI與STARnet增加了一項結合并擴展研究基準的2年半計劃， 目的在于衡量并比較所有研究途徑的進展及其優缺點。喬治亞理工學院教授Azad Naeemi負責主持這項衡量基準套件計劃。

　　“我們正著眼于增強和補充互補金屬氧化物半導體(CMOS) 和場效應電晶體(FET)的所有可用新興元件，”Naeemi說，“CMOS正接近其微縮限制，因此全世界都在尋找可用的運算元素，以補強現有的矽晶基礎 架構。我們的研究將會比較所有可能的選擇，包括其優點、限制與瓶頸等。事實上，未來可能不是由單一 種技術主導，而是不同的元件類型可能在不同的應用中運作的更好。”

　　根據NRI執行總監Tom Theis表示，這項新的基準測試計畫真正的好處在于確認哪一種可用的新元件最有希望以及為什么。該基準測試將符合三項設計原則：保持與現有技術的相容性;以新技術類型擴展傳統元件;以及擴展直接測量每一種新元件取得優點的方法。

　　智慧可擴展的全旋檢測電路用于辨識低功耗非布林(non-Boolean)模式。圖中顯示3畫素比較器單元

　　“我們已經有一系列傳統的基準了——從NAND和NOR等標準的邏輯功能、加法器和乘法器等標準模組，以及像算術邏輯單元(ALU)等高層次功 能，但我們現在 希望擴展該系列，使其涵蓋新裝置類型所必須提供的功能，”Theis強調，“我們想開發新的基準，它能夠延伸至新功能、代表1和0的新方法(如自旋)，或 像相變或電荷密度波的多體效應。”

　　據Theis表示，他們手中有一長串新元件類型的清單，每天都還有新的不斷加進來，而且也想幫助其支持者(IBM、Intel、Micron與TI)盡快找到最可能實現成功的是哪一款。他們將為SRC成員公開發布其研究結果，隨后也會分享給全球的工程社群。

　　Naeemi表示，他的研究小組目標在于擴大基準的基礎，進一步提升對于元件如何作業以及最適合哪些應用的工程瞭解。

　　“我們想強調的是，研究人員必須將努力專注于如何利用創新上，因為在這方面力求改善才是最有效率的，這不只對邏輯元件來說是這樣，記憶體元件也是如此，”Naeemi說：“極其重要的是把他們都放在一起，就能準確掌握每項研究，對于它們如何進行也瞭若指掌。”

　　利用穿隧、鐵電、磁電與旋矩技術的32位元加法器所表現的能量與延遲

　　目前一些已經進行基準測試的新元件包括像電晶體般可作業于超低電壓下的元件(因而也十分低功耗)、不至于像FET那樣結合記憶體與邏輯功能的非揮發磁性元件，以及“運算”像人腦神經網絡的非布林類比元件。

　　該基準測試計劃將進行到2017年底。