今年10月，三星宣布率先在業(yè)界實現(xiàn)了10納米FinFET工藝的量產。與其上一代14納米FinFET工藝相比，三星10納米工藝可以在減少高達30%的芯片尺寸的基礎上，同時實現(xiàn)性能提升27%或高達40%的功耗降低。這是業(yè)界關于下一個工藝節(jié)點的最新消息。在此前后，英特爾、臺積電也宣布了雄心勃勃的發(fā)展計劃，摩爾定律依然腳步堅定地向前推進著。
結合這一趨勢，應用材料公司近日舉辦媒體見面會，一舉向媒體介紹了三款適用于先進工藝的半導體設備：精確到1納米分辯率的Applied PROVisionTM電子束檢視系統(tǒng)、將鎢通孔接觸金屬化應用擴展到下一代器件的Applied Endura@VoltaTMCVD W和Centura@iSprintTM ALD/CVD SSW、以及實現(xiàn)原子級刻蝕精準性的Applied Producer@SelectraTM系統(tǒng)。未來的半導體技術仍將持續(xù)向前發(fā)展，5納米已經(jīng)在人們的討論范圍之內，材料工程技術在這個發(fā)展過程中將發(fā)揮越來越重要的作用。
10納米及以下工藝，人們面臨新挑戰(zhàn)
盡管晶體管的微縮幾乎達到極致，摩爾定律前進的步伐有所放緩，從以前的18-24個月進步一代，逐漸放慢到36-48個月進步一代，但從技術的角度看，進步步伐并沒有放慢。事實上，對摩爾定律到底還能延續(xù)多長時間的爭論早已有之，但是每次都因為關鍵性技術的變革，推動摩爾定律繼續(xù)向前發(fā)展。
根據(jù)應用材料中國公司首席技術官趙甘鳴的介紹，超級結技術的發(fā)展推動了90納米工藝的發(fā)展，應力工程技術將90納米推進到45納米節(jié)點，超低K技術推動了45納米至32納米的發(fā)展，而高K金屬柵是28納米的關鍵技術。
目前，半導體技術已經(jīng)進入16/14納米，以至<10納米的時代，新的晶體管型式加上掩膜、圖形、材料、工藝控制及互連等問題,加總起來導致未來半導體業(yè)將面臨許多困難。
“考慮到未來器件從芯片尺寸縮小方面會受到限制，必須采用新的材料與新的器件結構及多種技術的集成。”趙甘鳴表示。在16/14納米至7納米區(qū)間，對于設備及工藝需要注意諸多問題，如：一切與界面相關需要精細材料工程的配合，薄膜淀積可以采用原子層淀積(ALD)或者選擇性薄膜，甚至與晶格匹配的工藝，采用干法，選擇性去除及直接自對準方法來定義圖形。也就是說，目前的關鍵技術與接觸區(qū)的創(chuàng)新、新型互連材料密切相關。
至于未來，到了5納米以下，人們則需要突破SiGe通道或者柵繞式結構的技術挑戰(zhàn)。Intel公司提出下一代晶體管結構——納米線FET，一種晶體管的一面讓柵包圍的FinFET，也被稱作為環(huán)柵FET，并己被國際工藝路線圖ITRS定義可實現(xiàn)5納米的工藝技術。屆時產業(yè)界將面臨更多的難題，有物理上的、也有靈敏度上的要求，引入新的技術與材料不可避免。
“隨著半導體技術的演進，材料工程將成為未來微縮工藝技術的主要驅動力量。”趙甘鳴指出。
應用材料公司密集發(fā)布面向先進工藝設備
針對這一趨勢，在媒體見面會上，應用材料公司一舉向媒體介紹了三款面向10納米、7納米工藝節(jié)點的產品。
根據(jù)應用材料中國公司資深工藝經(jīng)理李文勝的介紹，隨著半導體技術邁入10納米、7納米節(jié)點，半導體器件的結構和缺陷越來越小，普通的光學分辨儀器已無法檢測，多重圖形技術又帶來了大規(guī)模的測量需求，而3D結構卻很難使缺陷被檢測到。為了解決這些問題產業(yè)界開始采用電子束檢測設備解決這些挑戰(zhàn)。
針對這一需求，李文勝表示，新推出的PROVisionTM電子束檢視系統(tǒng)可以提供精確到1納米的分辨率，同時與現(xiàn)有的電子束熱點檢測工具相比，檢測速度提高3倍，可確保在整個產品生產周期中對影響性能和良率的缺陷進行準確的表征、預判和識別。
應用材料中國公司資深工藝工程師吳桂龍介紹了接觸區(qū)的材料工程上的創(chuàng)新進展。在早先的技術節(jié)點中，由于器件尺寸較大，能采用成核及平整化化學氣相沉積CVD)技術進行(W)填充。如今，由于插塞處的超小開口很容易發(fā)生懸垂現(xiàn)象，薄膜表面均勻生長的共形階段可能在填充完成前就關閉或夾斷，從而留下孔洞。即使沒有孔洞，由于填充物從側壁生長，在共形沉積時必然會在中間形成中心縫隙問題。
在此過程中，接觸區(qū)是晶體管性能提升的重要瓶頸，也是影響良率的主要因素。如何應對接觸通孔體積縮小的挑戰(zhàn)，吳桂龍表示，應用材料公司新推出的Endura@VoltaTM CVD W是10年來首個用于鎢填充的新型襯底層，采用鎢填充可將阻擋層和襯墊層合二為一，鎢填充寬度增加三倍，達到15納米臨界尺寸，同時簡化工藝流程，有效降低了鎢薄膜的電阻(可使接觸電阻最多降低90%)，提升晶體管性能。
同時采用Applied Centura@iSprintTMALD/CVD進行抑制縫隙型鎢填充，可能生成自下而上的填充，而不會產生縫隙和孔洞問題。對成核層的上部區(qū)域進行特殊的預處理可促成鎢自下而上生長，從而盡可能減少因夾斷而造成的孔洞或接觸區(qū)縫隙的產生。
趙甘鳴還介紹了應用材料公司在刻蝕技術上的進展，可實現(xiàn)原子級的精確刻蝕。隨著先進微型芯片的結構日益復雜，3D邏輯芯片和存儲芯片尺寸持續(xù)縮小，一個重要壁壘是在一個多層結構中有選擇地清除某一特定的材料，而不破壞其他材料。
“傳統(tǒng)的濕法刻蝕容易破壞高深寬比器件，無法穿透小尺寸器件。傳統(tǒng)的干法刻蝕缺管極端選擇性，且橫向刻蝕控制能力不足。應用材料公司新推出的SelectraTM系統(tǒng)能在不損傷其他物質的前提下有選擇地清除目標材料，對圖案化和3D結構至關重要。”趙甘鳴表示。SelectraTM系統(tǒng)適用于FinFET、柵繞式(GAA)、3D NAND及DRAM器件，實現(xiàn)FinFET器件的原子級刻蝕精準性，可支持10納米以下的FinFET器件;均勻的側向刻蝕可適用于3D NAND器件;對DRAM和GAA器件可實現(xiàn)無損傷清除。