0 引言

    HDMI是一種專用型數(shù)字化接口，可同時(shí)傳送音頻和視頻信號(hào)。HDMI組織在2002年12月9日正式發(fā)布了HDMI1.0版標(biāo)準(zhǔn)，標(biāo)志著HDMI技術(shù)正式進(jìn)入歷史舞臺(tái)，并于2009年6月5日發(fā)布了HDMI1.4版標(biāo)準(zhǔn)^[1]。2013年9月4日，HDMI2.0版標(biāo)準(zhǔn)發(fā)布，大大增強(qiáng)了對(duì)4 K超高清傳輸?shù)闹С?sup>[2]。

    隨著HDMI的應(yīng)用范圍不斷拓展，國(guó)內(nèi)外學(xué)者與技術(shù)人員對(duì)其設(shè)計(jì)及應(yīng)用研究等工作仍在不斷深入^[3]。在液晶顯示器、液晶電視、高清相機(jī)及錄像機(jī)等消費(fèi)電子領(lǐng)域，HDMI接口已經(jīng)成為主要的應(yīng)用標(biāo)準(zhǔn)之一^[4]。該接口可直接同時(shí)實(shí)現(xiàn)全數(shù)字高清影音信號(hào)及控制命令數(shù)據(jù)的高性能數(shù)字接口^[5]。

    根據(jù)HDMI2.0版標(biāo)準(zhǔn)的編解碼算法，提出了一種編解碼器設(shè)計(jì)。在Quartus II軟件平臺(tái)上，使用綜合和布局布線工具，將設(shè)計(jì)電路生成可燒錄文件，并將其下載到FPGA開發(fā)板進(jìn)行原型驗(yàn)證，最后給出驗(yàn)證結(jié)果和分析。

1 HDMI接口概述

    HDMI接口的高速傳輸通道是由一個(gè)時(shí)鐘通道和3個(gè)數(shù)據(jù)通道組成，如圖1所示。其中，時(shí)鐘通道用于傳輸HDMI像素時(shí)鐘，數(shù)據(jù)通道用于傳輸視頻數(shù)據(jù)、控制數(shù)據(jù)、音頻數(shù)據(jù)和輔助信息^[6-7]。

    HDMI發(fā)送器會(huì)先將輸入的數(shù)據(jù)流進(jìn)行編碼，然后再傳輸給HDMI接收器。HDMI接收器會(huì)先將接收到的數(shù)據(jù)進(jìn)行解碼，再將解碼后的數(shù)據(jù)流輸出^[8]。

    在HDMI標(biāo)準(zhǔn)中，根據(jù)不同傳輸周期，數(shù)據(jù)的編碼方式也不同，分別為視頻數(shù)據(jù)編碼、控制周期編碼和可糾錯(cuò)編碼^[9]。HDMI2.0版標(biāo)準(zhǔn)的編碼方式如表1所示。

    HDMI1.4和HDMI2.0編碼方式的不同之處在于：(1)視頻數(shù)據(jù)周期保護(hù)帶，HDMI2.0采用的是視頻數(shù)據(jù)編碼，而HDMI1.4采用的是固定值；(2)數(shù)據(jù)島周期保護(hù)帶，HDMI2.0通道0采用的是可糾錯(cuò)編碼，通道1和2采用的是視頻數(shù)據(jù)編碼，而HDMI1.4采用的是固定值；(3)控制周期，HDMI2.0中非加擾控制周期采用控制周期編碼，加擾控制周期采用查找表，而HDMI1.4只采用控制周期編碼。

2 編解碼器設(shè)計(jì)

2.1 編碼器設(shè)計(jì)

    編碼器設(shè)計(jì)架構(gòu)如圖2所示，根據(jù)輸入信號(hào)確定HDMI發(fā)送器狀態(tài)機(jī)，然后根據(jù)不同狀態(tài)機(jī)選擇相應(yīng)的編碼方式。

    當(dāng)HDMI20使能為低電平時(shí)，編碼器工作在HDMI1.4模式，將傳輸周期劃分為視頻數(shù)據(jù)周期、數(shù)據(jù)島周期和控制周期。在視頻數(shù)據(jù)使能為高電平期間，狀態(tài)機(jī)為視頻數(shù)據(jù)周期，在音頻和輔助信息使能為高電平期間，狀態(tài)機(jī)為數(shù)據(jù)島周期，并且在視頻數(shù)據(jù)周期前面2個(gè)時(shí)鐘周期為保護(hù)帶，在數(shù)據(jù)島周期前面和后面2個(gè)時(shí)鐘周期為保護(hù)帶，其他傳輸周期則為控制周期。

    當(dāng)HDMI20使能為高電平時(shí)，編碼器工作在HDMI2.0模式，將傳輸周期劃分為視頻數(shù)據(jù)周期、數(shù)據(jù)島周期、加擾控制周期和非加擾控制周期。非加擾控制周期占用8個(gè)時(shí)鐘周期，其他的傳輸周期與HDMI1.4模式一致。根據(jù)表1和表2中的編碼方式，分別對(duì)不同傳輸周期的數(shù)據(jù)進(jìn)行編碼，然后輸出3個(gè)數(shù)據(jù)通道的編碼數(shù)據(jù)。

    編碼器數(shù)據(jù)流程如圖3所示。當(dāng)HDMI20使能為低電平時(shí)，輸入數(shù)據(jù)流選擇HDMI1.4模式編碼，當(dāng)HDMI20使能為高電平時(shí)，輸入數(shù)據(jù)流選擇HDMI2.0模式編碼。

2.2 解碼器設(shè)計(jì)

    解碼器設(shè)計(jì)架構(gòu)如圖4所示，根據(jù)輸入信號(hào)確定HDMI接收器狀態(tài)機(jī)，然后根據(jù)不同狀態(tài)機(jī)選擇相應(yīng)的編碼方式。

    首先，根據(jù)輸入數(shù)據(jù)中0和1跳變次數(shù)大于等于7來(lái)區(qū)分出控制周期編碼的位置，再根據(jù)控制周期編碼連續(xù)占用的時(shí)鐘周期個(gè)數(shù)來(lái)判斷HDMI20使能，HDMI1.4的控制周期編碼占用12個(gè)時(shí)鐘周期以上，HDMI2.0的非加擾控制周期編碼占用8個(gè)時(shí)鐘周期。

    當(dāng)HDMI20使能為低電平時(shí)，解碼器工作在HDMI1.4模式，如果控制周期的序文為0001，則下一傳輸周期為視頻數(shù)據(jù)周期，如果控制周期的序文為0101，則下一傳輸周期為數(shù)據(jù)島周期。

    當(dāng)HDMI20使能為高電平時(shí)，解碼器工作在HDMI2.0模式，先通過(guò)查找表將加擾控制周期的數(shù)據(jù)解碼，再通過(guò)控制周期的序文來(lái)判斷下一傳輸周期，方法同HDMI1.4模式。

    解碼器數(shù)據(jù)流程如圖5所示，當(dāng)HDMI20使能為低電平時(shí)，輸入數(shù)據(jù)流選擇HDMI1.4解碼模式，當(dāng)HDMI20使能為高電平時(shí)，輸入數(shù)據(jù)流選擇HDMI2.0解碼模式。

3 FPGA原型驗(yàn)證

3.1 驗(yàn)證平臺(tái)設(shè)計(jì)

    本文的FPGA驗(yàn)證平臺(tái)如圖6所示，首先，由測(cè)試激勵(lì)產(chǎn)生模塊提供輸入數(shù)據(jù)流，連接到編碼器模塊的輸入接口。其次，編碼器模塊生成的編碼數(shù)據(jù)連接到解碼器模塊的輸入接口。最后，將解碼器的輸出數(shù)據(jù)流與測(cè)試激勵(lì)產(chǎn)生模塊提供的輸入數(shù)據(jù)流進(jìn)行比較，驗(yàn)證數(shù)據(jù)是否一致^[10]。

3.2 驗(yàn)證結(jié)果

    根據(jù)上述FPGA驗(yàn)證平臺(tái)，采用硬件描述語(yǔ)言Verilog HDL，在Quartus II 15.0軟件平臺(tái)上，對(duì)設(shè)計(jì)代碼進(jìn)行綜合和布局布線，生成可燒錄的配置文件，并下載到Stratix IV EP45GX530KH40C2 Altera FPGA開發(fā)板上。利用邏輯分析軟件Signal Tap抓取相關(guān)測(cè)試信號(hào)，輸入輸出信號(hào)的定義與圖6一致。

    如圖7所示，當(dāng)輸入信號(hào)h2_enable為低電平時(shí)，編解碼器工作在HDMI1.4模式下。輸出信號(hào)與輸入信號(hào)中間有5個(gè)時(shí)鐘周期的延遲，是因?yàn)榫幋a器和解碼器各占用2個(gè)時(shí)鐘周期，數(shù)據(jù)從編碼器傳輸?shù)浇獯a器占用了1個(gè)時(shí)鐘周期。由圖7可見(jiàn)，輸出信號(hào)與輸入信號(hào)一致，在HDMI1.4模式下編解碼器設(shè)計(jì)正確。

    如圖8所示，當(dāng)輸入信號(hào)h2_enable為高電平時(shí)，編解碼器工作在HDMI2.0模式下。輸出信號(hào)與輸入信號(hào)中間有5個(gè)時(shí)鐘周期的延遲，是因?yàn)榫幋a器和解碼器各占用2個(gè)時(shí)鐘周期，數(shù)據(jù)從編碼器傳輸?shù)浇獯a器占用了1個(gè)時(shí)鐘周期。由圖8可見(jiàn)，輸出信號(hào)與輸入信號(hào)一致，在HDMI2.0模式下編解碼器設(shè)計(jì)正確。

    設(shè)計(jì)中選用Altera 公司Stratix IV系列器件EP45G-X530KH40C2，編解碼器電路的資源使用情況如表2所示。

4 結(jié)論

    本文根據(jù)HDMI2.0版標(biāo)準(zhǔn)中編解碼算法的定義，設(shè)計(jì)了一種編解碼器，并向下兼容HDMI1.4版標(biāo)準(zhǔn)，最終在FPGA平臺(tái)上實(shí)現(xiàn)了原型驗(yàn)證。

    驗(yàn)證結(jié)果表明，本設(shè)計(jì)正確實(shí)現(xiàn)了編解碼器的功能，滿足HDMI標(biāo)準(zhǔn)的要求，占用邏輯資源少，可應(yīng)用于系統(tǒng)設(shè)計(jì)中。

參考文獻(xiàn)

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作者信息:

魏  國(guó)

（龍迅半導(dǎo)體（合肥）股份有限公司，安徽 合肥230001）