在價(jià)格和競(jìng)爭(zhēng)壓力期間，3D NAND供應(yīng)商正準(zhǔn)備迎接新的戰(zhàn)斗，相互競(jìng)爭(zhēng)下一代技術(shù)。
隨著新玩家進(jìn)入3D NAND市場(chǎng) - 中國(guó)的長(zhǎng)江存儲(chǔ)（以下簡(jiǎn)稱：YMTC），競(jìng)爭(zhēng)正在加劇。 在中國(guó)政府撥款數(shù)十億美元的支持下，YMTC最近推出了其首款3D NAND技術(shù)。 此舉加劇了對(duì)新進(jìn)入者可能影響市場(chǎng)惡化的擔(dān)憂。 3D NAND業(yè)務(wù)正在走向長(zhǎng)期供過于求和價(jià)格下跌的局面。
3D NAND是當(dāng)今平面NAND閃存的后續(xù)產(chǎn)品，用于存儲(chǔ)應(yīng)用，如智能手機(jī)和固態(tài)存儲(chǔ)（SSD）。 與平面NAND（2D結(jié)構(gòu)）不同，3D NAND類似于垂直摩天大樓，其中水平層的存儲(chǔ)器單元被堆疊，然后使用微小的垂直通道連接。
圖1：2D NAND架構(gòu)。資料來源：Western Digital。
圖2：3D NAND架構(gòu)。資料來源：Western Digital
3D NAND通過設(shè)備中堆疊的層數(shù)來量化。隨著更多層的添加，位密度增加。今天，3D NAND供應(yīng)商正在推出64層設(shè)備，盡管他們現(xiàn)在正在推進(jìn)下一代技術(shù)，它擁有96層。分析師表示，到2019年中期，供應(yīng)商正在競(jìng)相開發(fā)和發(fā)布下一代128層產(chǎn)品。
在研發(fā)方面，供應(yīng)商也在開發(fā)下一代技術(shù)，分別為256層和512層。 “這是一場(chǎng)比賽，”TechInsights的分析師Jeongdong Choe說。 “這是最高籌碼量的競(jìng)賽?！?nbsp;
有些人偏離了路線圖。在一種情況下，供應(yīng)商最終會(huì)轉(zhuǎn)移到半個(gè)節(jié)點(diǎn)以保持領(lǐng)先于游戲。然后，競(jìng)爭(zhēng)背后的YMTC計(jì)劃在2019年中期之前發(fā)布一個(gè)64層設(shè)備，但它將跳過96層直接移動(dòng)到128層。 “他們的任務(wù)是追趕三星和其他公司。也許在2020年或2021年，他們將做128，“Choe說。
現(xiàn)有的3D NAND供應(yīng)商 - 英特爾，美光，三星，SK海力士和東芝 - 并沒有停滯不前，他們將在競(jìng)爭(zhēng)中保持領(lǐng)先地位。但是每個(gè)供應(yīng)商都采用不同的方法來擴(kuò)展3D NAND。
無論如何，3D NAND縮放很難。由于一系列技術(shù)和成本挑戰(zhàn)，從96層以上遷移更加令人生畏。
對(duì)于96層及更高層，3D NAND供應(yīng)商可能需要轉(zhuǎn)向晶圓廠的新舊技術(shù)。事實(shí)上，低溫蝕刻的重新出現(xiàn)，最早出現(xiàn)在20世紀(jì)80年代。新的粘接和其他技術(shù)正在開發(fā)中。
圖3：3D NAND閃存路線圖。資料來源：Imec
商業(yè)環(huán)境帶來了另一項(xiàng)挑戰(zhàn)。去年，NAND市場(chǎng)受到產(chǎn)品短缺，供應(yīng)鏈問題和技術(shù)轉(zhuǎn)型困難的困擾。
Objective Analysis的分析師吉姆·漢迪（Jim Handy）表示，今天的情況不同，因?yàn)?D NAND市場(chǎng)有望在今年年底“崩潰”。 “我們已經(jīng)看到一些價(jià)格下跌?，F(xiàn)貨市場(chǎng)價(jià)格全年下跌。“
這種情況不同于許多下行周期，其特點(diǎn)是需求疲軟和供過于求。 “我們正處于供過于求的邊緣，”漢迪說。 “問題在于人們?cè)谥谱?DNAND方面的效率越來越高。它是供應(yīng)驅(qū)動(dòng)的。不乏需求?！?/p>
根據(jù)Gartner的數(shù)據(jù)，對(duì)于NAND來說，平均銷售價(jià)格（ASP）預(yù)計(jì)將在2018年下降24％，在2019年下降23％。根據(jù)Gartner的數(shù)據(jù)，預(yù)計(jì)2018年NAND收入總額將達(dá)到587億美元，高于2017年的537億美元。
圖4：第二季度NAND收入預(yù)測(cè)資料來源：Gartner
然而，從長(zhǎng)遠(yuǎn)來看，一些預(yù)測(cè)略微樂觀。 YMTC CEO表示，“如果你從頂層看這個(gè)，那就是一個(gè)健康的市場(chǎng)?！?“如果你看一下中國(guó)對(duì)內(nèi)存芯片的消耗，這是一個(gè)相當(dāng)大的數(shù)字?！?nbsp;
與此同時(shí)，半導(dǎo)體設(shè)備制造商正在密切關(guān)注市場(chǎng)。一些供應(yīng)商的內(nèi)存訂單經(jīng)歷了放緩，但預(yù)計(jì)整體市場(chǎng)將會(huì)增長(zhǎng)。 TEL表示，總體而言，晶圓廠設(shè)備市場(chǎng)預(yù)計(jì)將從2017年的510億美元增長(zhǎng)到2018年的560億美元至580億美元。 “隨著半導(dǎo)體應(yīng)用的不斷擴(kuò)大，設(shè)備市場(chǎng)正在進(jìn)入下一階段，”TEL總裁兼首席執(zhí)行官Toshiki Kawai在最近的一次報(bào)告中表示。
除了不確定的商業(yè)環(huán)境外，技術(shù)方面也存在挑戰(zhàn)。多年來，該行業(yè)銷售用于存儲(chǔ)應(yīng)用的平面NAND設(shè)備。 NAND閃存由存儲(chǔ)單元組成，存儲(chǔ)單元存儲(chǔ)數(shù)據(jù)位。最新的NAND設(shè)備存儲(chǔ)多位數(shù)據(jù)（每個(gè)單元3或4位）。在NAND中，即使在系統(tǒng)中關(guān)閉電源之后，數(shù)據(jù)仍然存儲(chǔ)。
平面NAND單元基于浮柵晶體管結(jié)構(gòu)。多年來，供應(yīng)商已經(jīng)將邏輯單元尺寸從120納米擴(kuò)展到今天的1xnm節(jié)點(diǎn)，使容量增加了100倍。然而，在15nm / 14nm處，平面NAND正在失去動(dòng)力。
這就是該行業(yè)轉(zhuǎn)向3D NAND的原因。在平面NAND中，存儲(chǔ)器單元通過水平串連接。在3D NAND中，弦被折疊并垂直豎立。實(shí)際上，存儲(chǔ)器單元以垂直方式堆疊，作為縮放密度的手段。
垂直堆棧具有多個(gè)級(jí)別或?qū)?。位密度增加了更多層。例如，東芝的64層器件（每單元3位）是一個(gè)512Gb器件，其單位芯片尺寸比48層芯片大65％。
東芝最新的96層產(chǎn)品（每單元4位）容量為1.33T(太比特)，芯片尺寸比64層產(chǎn)品小40％。 “QLC將在許多不同的市場(chǎng)上產(chǎn)生改變游戲規(guī)則的影響，”東芝內(nèi)存業(yè)務(wù)部高級(jí)副總裁斯科特尼爾森說。
通常，供應(yīng)商每年大約在一代技術(shù)上擴(kuò)展3D NAND。 2018年，供應(yīng)商正在從64層產(chǎn)品遷移到96層。然后，根據(jù)Imec的說法，預(yù)計(jì)供應(yīng)商將在2019年從96層移至128層，其次是2020/2021的256層，以及2022/2023的512層。
其他人則遵循不同的節(jié)奏。 YMTC將從64層移動(dòng)到128層，從而跳過96層。由于多種原因，YMTC正在跳過96層。首先，64層設(shè)備具有價(jià)格競(jìng)爭(zhēng)力，并且在一段時(shí)間內(nèi)仍將是最佳選擇。然后，從密度的角度來看，YMTC表示其64層設(shè)備接近其競(jìng)爭(zhēng)對(duì)手的96層產(chǎn)品。
“如果你看看我們目前的步伐，我們的進(jìn)展非?？?，” YMTC CEO說。 “對(duì)于64歲以后的一代，我們?nèi)匀挥?jì)劃在12至18個(gè)月內(nèi)進(jìn)行時(shí)間延遲。我們計(jì)劃下一代直接進(jìn)入128。根據(jù)這一步伐，我們將與其他人保持非常接近?！?/p>
但是，從128層到256層的跳躍并不簡(jiǎn)單。有些人會(huì)在跳躍到256層之前移動(dòng)到半個(gè)節(jié)點(diǎn)。例如，據(jù)TechInsights稱，三星將從128層移動(dòng)到大約180層或190層。
擴(kuò)展3D NAND
無論如何，為了擴(kuò)展3D NAND，供應(yīng)商采用兩種方法中的一種 - 單層或串堆疊。這兩種方法都是可行的，但它們是不同的，有各種權(quán)衡。
“擴(kuò)展這些設(shè)備的第一種方法是轉(zhuǎn)向越來越多的層。 96層現(xiàn)在已經(jīng)出現(xiàn)。我們看到了一條通往256對(duì)的單一套路徑，“Lam Research的首席技術(shù)官Rick Gottscho在最近的一次演講中表示。 “縮放這些設(shè)備的第二種方法是采用一個(gè)平臺(tái)并在頂部堆疊另一個(gè)平臺(tái)。這造成了另外一系列挑戰(zhàn)。”
三星正在采用單層方法。分析師表示，在其最新的設(shè)備中，實(shí)際上是92層，三星在同一個(gè)單片裸片中堆疊了所有92層。
其他人正在采用串型堆疊方法。例如，在64層設(shè)備中，有些設(shè)備開發(fā)了兩個(gè)獨(dú)立的32層部件。然后，他們將一個(gè)堆疊在另一個(gè)上面，啟用64層芯片。
然后，對(duì)于96層，一些組合了兩個(gè)單獨(dú)的48層芯片。在兩種情況下，兩個(gè)芯片由絕緣層隔開。
兩種方法，單層和堆疊，都是可行的。應(yīng)用材料公司工藝開發(fā)總經(jīng)理MahendraPakala 表示，“在96層上，雙層堆疊可能會(huì)變得越來越常規(guī)?？赡軙?huì)有一些單層堆疊?！?nbsp;
每種方法都有一些技術(shù)和成本問題。例如，在串型堆疊中，供應(yīng)商正在制作兩個(gè)設(shè)備。實(shí)際上，供應(yīng)商將制造單個(gè)設(shè)備的步驟數(shù)量增加了一倍，這轉(zhuǎn)化為成本和周期時(shí)間。
在單層方法中，供應(yīng)商一次性制造單個(gè)設(shè)備。理論上，這可以降低成本和周期時(shí)間。但在晶圓廠，單層方法很難實(shí)現(xiàn)。有些人認(rèn)為這種方法可能會(huì)隨著時(shí)間推移而失去動(dòng)力。
兩種方法都遵循相同的流程步驟。在晶圓廠中，3D NAND與平面NAND不同。在2D NAND中，該過程取決于使用光刻縮小尺寸。
光刻仍然用于3D NAND，但它不是最關(guān)鍵的一步。因此，對(duì)于3D NAND，挑戰(zhàn)從光刻轉(zhuǎn)向沉積和蝕刻。
3D NAND流以襯底開始。然后，供應(yīng)商在流動(dòng)交替堆疊沉積中經(jīng)歷了第一個(gè)挑戰(zhàn)。使用化學(xué)氣相沉積（CVD），該方法包括在襯底上沉積和堆疊交替的薄膜。
首先，在基板上沉積一層材料，然后在頂部上施加另一層。該過程重復(fù)幾次，直到給定的設(shè)備具有所需的層數(shù)。
每個(gè)供應(yīng)商使用不同的材料例如，三星在基板上沉積交替的氮化硅和二氧化硅層。 “你會(huì)沉積氧化物 - 氮化物或氧化物 - 多晶硅，這取決于你制造的器件類型，”Lam's Gottscho在演講中說道。
可以在基板上堆疊數(shù)百層。但隨著更多層的添加，面臨的挑戰(zhàn)是在高產(chǎn)量下堆疊具有精確厚度和良好均勻性的層。壓力和缺陷控制面臨巨大挑戰(zhàn)。此外，堆疊往往在壓力下彎曲。
圖5：薄膜堆疊沉積挑戰(zhàn)。資料來源：LamResearch。
這在單層方法中變得更加明顯。為此，供應(yīng)商將在基板上堆疊96層薄膜。 “這是很多沉積。如果你看看任何其他設(shè)備，例如傳統(tǒng)的DRAM設(shè)備，邏輯設(shè)備或之前的2D NAND閃存，他們就沒有96層沉積薄膜，“Gottscho說。
有解決方案。例如，Lam已經(jīng)發(fā)布了一種可以進(jìn)行背面沉積的產(chǎn)品，可以補(bǔ)償前側(cè)應(yīng)力。
避免壓力的另一種方法是使用串型堆疊。例如，您將圖層存放在一個(gè)48層設(shè)備上，然后在另一個(gè)設(shè)備上重復(fù)該過程，形成一個(gè)96層產(chǎn)品。
通常，48層交替堆疊沉積工藝是成熟的并且產(chǎn)生相對(duì)較小的應(yīng)力，但是存在挑戰(zhàn)。 “你需要讓一個(gè)甲板與另一個(gè)甲板對(duì)齊。如果它們都是高度變形的，那么你將會(huì)出現(xiàn)很大的對(duì)齊錯(cuò)誤，“Gottscho說。
高縱橫比蝕刻
在該步驟之后，在膜疊層上施加硬掩模，并在頂部圖案化孔。然后，這是流動(dòng)高縱橫比（HAR）蝕刻中最難的部分。
為此，蝕刻工具必須從器件疊層的頂部到底部基板上鉆出微小的圓孔或通道。通道使得單元在垂直堆疊中彼此連接。一個(gè)器件可能在同一芯片中有250萬(wàn)個(gè)微小通道。每個(gè)通道必須平行且均勻。
該步驟使用今天的反應(yīng)離子蝕刻（RIE）系統(tǒng)進(jìn)行。簡(jiǎn)單來說，蝕刻器通過用離子轟擊表面來產(chǎn)生微小的通道。 “這種蝕刻非常困難且非常耗時(shí)，”Lam的Gottscho說。 “蝕刻中縱橫比縮放的基本定律表明，縱橫比越高，沉積層的厚度越大，孔越小，蝕刻越慢?！?nbsp;
然后，隨著蝕刻工藝更深地滲透到通道中，離子的數(shù)量可能減少。這會(huì)降低蝕刻速率。更糟糕的是，可能會(huì)發(fā)生不需要的CD變化。
圖6：溝道蝕刻挑戰(zhàn)。資料來源：LamResearch。
64層設(shè)備的縱橫比為60：1，而32/48層設(shè)備的縱橫比為40：1。盡管如此，今天的蝕刻機(jī)仍然可以完成這項(xiàng)工作，至少在某種程度上是這樣。 “32層，48層和64層設(shè)備使用傳統(tǒng)的蝕刻工具用于HAR通道孔，”TechInsights的Choe說。
基于這一前提，可以想象供應(yīng)商可以使用串型堆疊從96層遷移到128層以上。理論上，使用傳統(tǒng)的蝕刻工具，供應(yīng)商可以處理兩個(gè)64層設(shè)備，從而實(shí)現(xiàn)128層。
單層方法是另一個(gè)故事，因?yàn)榭v橫比超過70：1。 “對(duì)于96層，我們可以用一步蝕刻進(jìn)行蝕刻。但是你可能有蝕刻損壞或者輪廓不好。如果我們使用一步蝕刻，這很難，”Choe說。
對(duì)于單層96層設(shè)備及其他設(shè)備，業(yè)界需要用于HAR步驟的傳統(tǒng)蝕刻工具。 “但是，需要另一種等離子工具和方法。低溫蝕刻就是一個(gè)例子，”Choe說。
傳統(tǒng)的蝕刻器涉及在室溫下交替蝕刻和鈍化步驟的過程。相反，低溫蝕刻在低溫下進(jìn)行。他們使用氟基高密度等離子體。
“低溫蝕刻并不新鮮。人們已經(jīng)將它用于其他應(yīng)用，“Applied的Pakala說。 “原子在高溫下移動(dòng)。如果您在蝕刻時(shí)不需要原子，則可以降低溫度。”
然而，低溫蝕刻是困難且昂貴的。 “我們回到了未來。我們正在做的是引入低溫蝕刻。自20世紀(jì)80年代中期以來，它一直存在于文獻(xiàn)中，但它遠(yuǎn)遠(yuǎn)超過了它的時(shí)代，”Lam的Gottscho說。 “這是一項(xiàng)艱巨的技術(shù)，但我們?nèi)〉昧撕艽蟮倪M(jìn)步。低溫蝕刻的優(yōu)勢(shì)在于，您可以在此高縱橫比特征底部的蝕刻前沿處獲得更多反應(yīng)物。這提高了蝕刻速率。這是一項(xiàng)昂貴的技術(shù)實(shí)施，但其好處超過了增加的成本?！?nbsp;
更多步驟
在此過程之后，每個(gè)供應(yīng)商都遵循不同的流程。在一些流程中，通道襯有多晶硅并填充有二氧化硅。
然后，去除疊層中的原始氮化物層。沉積柵極電介質(zhì)，然后使用鎢用于字線的導(dǎo)電金屬柵極填充。這是復(fù)雜過程的簡(jiǎn)化版本。
圖7：3D NAND流程來源：客觀分析
通常，整個(gè)過程在工廠中以一個(gè)連續(xù)的流程進(jìn)行。供應(yīng)商將首先采用基板并在其上構(gòu)建邏輯電路，然后是NAND結(jié)構(gòu)。
然而，YMTC還有另一種方法。該公司處理一個(gè)晶圓上的電路和另一個(gè)晶圓上的NAND結(jié)構(gòu)。然后，使用數(shù)百萬(wàn)個(gè)金屬垂直互連存取結(jié)構(gòu)將兩個(gè)晶片電連接并電連接。 YMTC的方法，稱為Xtacking，將制造周期時(shí)間縮短了20％，并允許更高的位密度。
在YMTC上升并投入生產(chǎn)之前需要一段時(shí)間，因此現(xiàn)有的參與者將在可預(yù)見的未來繼續(xù)主導(dǎo)競(jìng)爭(zhēng)格局。
不過，可以肯定的是，這是OEM的好時(shí)機(jī)。 3D NAND產(chǎn)品將以具有競(jìng)爭(zhēng)力的價(jià)格提供豐富的產(chǎn)品。