在今天開(kāi)幕的科技創(chuàng)新論壇會(huì)議上，臺(tái)積電研發(fā)負(fù)責(zé)人、技術(shù)研究副總經(jīng)理黃漢森除了探討未來(lái)半導(dǎo)體工藝延續(xù)到0.1nm的可能之外，還宣布了一個(gè)重要消息——臺(tái)積電已經(jīng)啟動(dòng)2nm工藝研發(fā)，預(yù)計(jì)四年后問(wèn)世。

　　在臺(tái)積電目前的工藝規(guī)劃中，7nm工藝去年已經(jīng)量產(chǎn)，7nm+首次引入EUV極紫外光刻技術(shù)，目前已經(jīng)投入量產(chǎn)；

　　6nm只是7nm的一個(gè)升級(jí)版，明年第一季度試產(chǎn)；

　　5nm全面導(dǎo)入EUV極紫外光刻，已經(jīng)開(kāi)始風(fēng)險(xiǎn)性試產(chǎn)，明年底之前量產(chǎn)，蘋(píng)果A14、AMD五代銳龍(Zen 4都有望采納)，之后還有個(gè)增強(qiáng)版的N5P工藝。

　　3nm有望在2021年試產(chǎn)、2022年量產(chǎn)。

　　在3nm之后就要進(jìn)入2nm工藝了，實(shí)際上臺(tái)積電今年6月份就宣布研發(fā)2nm工藝了，工廠設(shè)置在位于臺(tái)灣新竹的南方科技園，預(yù)計(jì)2024年投入生產(chǎn)。

　　按照臺(tái)積電給出的指標(biāo)，2nm工藝是一個(gè)重要節(jié)點(diǎn)，Metal Track(金屬單元高度)和3nm一樣維持在5x，同時(shí)Gate Pitch(晶體管柵極間距)縮小到30nm，Metal Pitch(金屬間距)縮小到20nm，相比于3nm都小了23％。

　　不過(guò)臺(tái)積電沒(méi)有透露2nm工藝所需要的技術(shù)和材料，性能、功耗等指標(biāo)更是無(wú)從談起。