將數(shù)據(jù)緩沖器放置在轉(zhuǎn)換器旁不失為好辦法，可將數(shù)字輸出與數(shù)據(jù)總線噪聲隔離開（如圖 1 所示）。數(shù)據(jù)緩沖器也有助于將轉(zhuǎn)換器數(shù)字輸出上的負(fù)載降至最低，同時提供數(shù)字輸出與數(shù)據(jù)總線間的法拉第屏蔽（如圖 2 所示）。
圖 1.具有低內(nèi)部數(shù)字電流的混合信號 IC 的正確接地
圖 2. 在輸出端使用緩沖器/鎖存器的高速 ADC 具有對數(shù)字?jǐn)?shù)據(jù)總線噪聲的增強(qiáng)抗擾度
ADC 輸出與緩沖寄存器輸入間的串聯(lián)電阻（圖 1 中標(biāo)示為“R”）有助于將數(shù)字瞬態(tài)電流降至最低，這些電流可能影響轉(zhuǎn)換器性能。電阻可將數(shù)字輸出驅(qū)動器與緩沖寄存器輸入的電容隔離開。此外，由串聯(lián)電阻和緩沖寄存器輸入電容構(gòu)成的RC網(wǎng)絡(luò)用作低通濾波器，以減緩快速邊沿。
典型 CMOS 柵極與PCB走線和通孔結(jié)合在一起，將產(chǎn)生約 10 pF 的負(fù)載。如果無隔離電阻，1 V/ns的邏輯輸出壓擺率將產(chǎn)生10 mA的動態(tài)電流：
驅(qū)動10 pF 的寄存器輸入電容時，500 ? 串聯(lián)電阻可將瞬態(tài)輸出電流降至最低，并產(chǎn)生約 11 ns的上升和下降時間：
由于TTL寄存器具有較高輸入電容，可明顯增加動態(tài)開關(guān)電流，因此應(yīng)避免使用。
緩沖寄存器和其他數(shù)字電路應(yīng)接地并去耦至 PC 板的數(shù)字接地層。請注意，模擬與數(shù)字接地層間的任何噪聲均可降低轉(zhuǎn)換器數(shù)字接口上的噪聲裕量。由于數(shù)字噪聲抗擾度在數(shù)百或數(shù)千毫伏水平，因此一般不太可能有問題。模擬接地層噪聲通常不高，但如果數(shù)字接地層上的噪聲（相對于模擬接地層）超過數(shù)百毫伏，則應(yīng)采取措施減小數(shù)字接地層阻抗，以將數(shù)字噪聲裕量保持在可接受的水平。任何情況下，兩個接地層之間的電壓不得超過 300mV，否則 IC可能受損。
最好提供針對模擬電路和數(shù)字電路的獨立電源。模擬電源應(yīng)當(dāng)用于為轉(zhuǎn)換器供電。如果轉(zhuǎn)換器具有指定的數(shù)字電源引腳(VD)，應(yīng)采用獨立模擬電源供電，或者如圖 3 所示進(jìn)行濾波。所有轉(zhuǎn)換器電源引腳應(yīng)去耦至模擬接地層，所有邏輯電路電源引腳應(yīng)去耦至數(shù)字接地層，如圖 3 所示。如果數(shù)字電源相對安靜，則可以使用它為模擬電路供電，但要特別小心。
圖 3. 接地和去耦點
某些情況下，不可能將 VD連接到模擬電源。一些高速IC 可能采用+5 V電源為其模擬電路供電，而采用+3.3 V或更小電源為數(shù)字接口供電，以便與外部邏輯接口。這種情況下，IC 的 +3.3 V引腳應(yīng)直接去耦至模擬接地層。另外建議將鐵氧體磁珠與電源走線串聯(lián)，以便將引腳連接到+3.3 V數(shù)字邏輯電源。采樣時鐘產(chǎn)生電路應(yīng)與模擬電路同樣對待，也接地并深度去耦至模擬接地層。
針對高頻工作的接地
一般提倡電源和信號電流最好通過“接地層”返回，而且該層還可為轉(zhuǎn)換器、基準(zhǔn)電壓源和其它子電路提供參考節(jié)點。但是，即便廣泛使用接地層也不能保證交流電路具有高質(zhì)量接地參考。
圖 4 所示的簡單電路采用兩層印刷電路板制造，頂層上有一個交直流電流源，其一端連到過孔 1，另一端通過一條 U 形銅走 線連到過孔2。兩個過孔均穿過電路板并連到接地層。理想情況下，頂端連接器以及過孔 1 和過孔2之間的接地回路中的阻抗為零，電流源上的電壓為零。
圖4 . 電流源的原理圖和布局，PCB 上布設(shè) U 形走線， 通過接地層返回
這個簡單原理圖很難顯示出內(nèi)在的微妙之處，但了解電流如何在接地層中從過孔1流到過孔2，將有助于我們看清實際問題所在，并找到消除高頻布局接地噪聲的方法。
圖 5. 圖 4 所示 PCB 的直流電流的流動
圖 5 所示的直流電流的流動方式，選取了接地層中從過孔 1 至過孔 2 的電阻最小的路徑。雖然會發(fā)生一些電流擴(kuò)散，但基本上不會有電流實質(zhì)性偏離這條路徑。相反，交流電流則選取阻抗最小的路徑，而這要取決于電感。
電感與電流環(huán)路的面積成比例，二者之間的關(guān)系可以用圖 6 所示的右手法則和磁場來說明。環(huán)路之內(nèi)，沿著環(huán)路所有部分流動的電流所產(chǎn)生的磁場相互增強(qiáng)。環(huán)路之外，不同部分所產(chǎn)生的磁場相互削弱。因此，磁場原則上被限制在環(huán)路以內(nèi)。環(huán)路越大則電感越大，這意味著：對于給定的電流水平，它儲存的磁能(Li2)更多，阻抗更高(XL = jωL)，因而將在給定頻率產(chǎn)生更大電壓。
圖 6. 磁力線和感性環(huán)路（右手法則）
電流將在接地層中選取哪一條路徑呢？自然是阻抗最低的路徑。考慮 U 形表面引線和接地層所形成的環(huán)路，并忽略電阻，則高頻交流電流將沿著阻抗最低，即所圍面積最小的路徑流動。
在圖中所示的例子中，面積最小的環(huán)路顯然是由 U 形頂部走線與其正下方的接地層部分所形成的環(huán)路。圖 5 顯示了直流電 流路徑，圖 7 則顯示了大多數(shù)交流電流在接地層中選取的路徑，它所圍成的面積最小，位于 U 形頂部走線正下方。實際應(yīng)用中，接地層電阻會導(dǎo)致低中頻電流流向直接返回路徑與頂部導(dǎo)線正下方之間的某處。不過，即使頻率低至 1 MHz 或 2 MHz，返回路徑也是接近頂部走線的下方。
圖 7. 接地層中不含電阻（左圖）和含電阻（右圖）的交流電流路徑
采樣時鐘考量
在高性能采樣數(shù)據(jù)系統(tǒng)中，應(yīng)使用低相位噪聲晶體振蕩器產(chǎn)生 ADC（或 DAC）采樣時鐘，因為采樣時鐘抖動會調(diào)制模擬輸入/輸出信號，并提高噪聲和失真底。采樣時鐘發(fā)生器應(yīng)與高噪聲數(shù)字電路隔離開，同時接地并去耦至模擬接地層，與處理運(yùn)算放大器和 ADC 一樣。
采樣時鐘抖動對ADC信噪比(SNR)的影響可用以下公式近似計算：
其中，f 為模擬輸入頻率，SNR 為完美無限分辨率 ADC 的 SNR，此時唯一的噪聲源來自 rms 采樣時鐘抖動 tj。通過簡單示例可知，如果 tj = 50 ps (rms)，f = 100 kHz，則 SNR = 90 dB，相當(dāng)于約 15 位的動態(tài)范圍。
應(yīng)注意，以上示例中的 tj 實際上是外部時鐘抖動和內(nèi)部 ADC 時鐘抖動（稱為孔徑抖動）的方和根(rss)值。不過，在大多數(shù)高性能 ADC 中，內(nèi)部孔徑抖動與采樣時鐘上的抖動相比可以忽略。
由于信噪比(SNR)降低主要是由于外部時鐘抖動導(dǎo)致的，因而必須采取措施，使采樣時鐘盡量無噪聲，僅具有可能最低的相位抖動。這就要求必須使用晶體振蕩器。有多家制造商提供小型晶體振蕩器，可產(chǎn)生低抖動（小于 5 ps rms）的 CMOS 兼容輸出。
理想情況下，采樣時鐘晶體振蕩器應(yīng)參考分離接地系統(tǒng)中的模擬接地層。但是，系統(tǒng)限制可能導(dǎo)致這一點無法實現(xiàn)。許多情況下，采樣時鐘必須從數(shù)字接地層上產(chǎn)生的更高頻率、多用途系統(tǒng)時鐘獲得，接著必須從數(shù)字接地層上的原點傳遞至模擬接地層上的ADC。兩層之間的接地噪聲直接添加到時鐘信號，并產(chǎn)生過度抖動。抖動可造成信噪比降低，還會產(chǎn)生干擾諧波。
通過使用小型射頻變壓器（如圖8所示）或高速差分驅(qū)動器和接收機(jī)，將采樣時鐘信號作為差分信號傳輸，可在一定程度上解決這個問題。如果使用后者，應(yīng)該選擇ECL來最大程度地減小相位抖動。在單個+5 V電源系統(tǒng)中，ECL邏輯可在地面和+5 V(PECL)之間連接，輸出端交流耦合到ADC采樣時鐘輸入。不管是哪種情況，原始主系統(tǒng)時鐘必須從低相位噪聲晶體振蕩器產(chǎn)生。
圖 8. 從數(shù)模接地層進(jìn)行采樣時鐘分配