MathWorks宣布，隨著 2019b 發(fā)行版的 MATLAB 和 Simulink 產(chǎn)品系列最近上市，Vision HDL Toolbox提供對在 FPGA 上處理高幀率 (HFR) 和高分辨率視頻的原生多像素流處理支持。視頻、圖像處理和 FPGA 設(shè)計工程師在處理 240fps 或更高分辨率的 4k 或 8k 視頻時可以加快權(quán)衡表現(xiàn)和實現(xiàn)的探索和仿真速度。

　　為幫助實時處理工業(yè)檢測、醫(yī)學成像以及情報、監(jiān)控、和偵察 (ISR) 等應(yīng)用中的高分辨率和 HFR 視頻而設(shè)計 FPGA 的工程師面臨挑戰(zhàn)，力爭達到吞吐量、資源利用率和功耗等目標。Vision HDL Toolbox 提供可以并行處理 4 或 8 像素的模塊，底層硬件實現(xiàn)自動進行更新，以通過指定的并行性支持仿真和代碼生成。這種能力可幫助硬件工程師與圖像和視頻處理工程師合作，在較高的抽象級別上探索和仿真視覺處理硬件表現(xiàn)。向此設(shè)計工作流程中添加 HDL Coder，工程師可以直接從他們已驗證的高層次模型生成可合成、獨立于目標的優(yōu)化 VHDL 或 Verilog 代碼。

　　“在 FPGA、ASIC 和 SoC 設(shè)備上實現(xiàn)視覺處理算法需要在吞吐量和資源利用率之間巧妙地權(quán)衡，4k、8k 和高幀率視頻成倍地擴大這一挑戰(zhàn)。”MathWorks 的首席產(chǎn)品營銷經(jīng)理 Jack Erickson 說，“探索解決方案空間和在較高的抽象級別上仿真，可幫助工程師在致力于寄存器傳送級 (RTL) 之前更快速地在架構(gòu)上收斂。Vision HDL Toolbox 及其原生的每時鐘多像素 (multi-pixel-per-clock) 處理自動實現(xiàn)所有細節(jié)，使工程師能夠?qū)Ｐ拈_發(fā)滿足其要求的硬件算法。”

　　Vision HDL Toolbox 為在 FPGA、ASIC 和 SoC 設(shè)備上進行視覺系統(tǒng)設(shè)計和實現(xiàn)提供了像素流處理算法。它提供一個設(shè)計架構(gòu)，可支持各類接口類型、幀尺寸和幀率。該工具箱中的視頻和圖像處理算法對硬件實現(xiàn)進行建模，包括延遲、控制信號和行緩沖區(qū)。

　　該工具箱算法旨在生成 VHDL 和 Verilog（使用 HDL Coder）的可讀取、可合成的代碼。生成的 HDL 代碼是經(jīng)過 FPGA 驗證的，適用于高達 8k 分辨率的幀尺寸和 HFR 視頻。