0 引言

    隨著高速通信系統的發展和傳輸速率的不斷提高，為了能夠滿足復雜通信系統的要求，鎖相環在振蕩頻率、相位噪聲、輸出功耗、輸出頻率范圍等性能指標上作出更高的提升^[1-4]。壓控振蕩器作為鎖相環中產生時鐘的核心模塊，其相位噪聲和頻帶范圍等性能將直接影響到通信系統中傳輸時鐘的信號質量^[5-6]。

    由于LCVCO具有比環形振蕩器更易實現更高的振蕩頻率和更低的相位噪聲，因此在高速信號傳輸系統中被廣泛應用。但是采用傳統的LCVCO電路結構頻率范圍窄，在寬頻帶范圍應用時需要VCO增益較大，導致相位噪聲較大^[7-10]。因此，為了滿足多協議的不同傳輸頻率要求，本文權衡低相位噪聲、低功耗、更高輸出頻率和更寬頻率范圍性能指標之間的矛盾，通過對電容和電感的優化對輸出時鐘頻率進行劃分。電路用頻帶選通信號控制調諧電容陣列，改變諧振電容的大小，實現頻帶可調。在保證較低的相位噪聲的情況下覆蓋所有的頻點，同時在頻帶內設計最優的VCO增益，從而減小相位噪聲。

1 電路設計

    本文采用基于電荷泵的鎖相環電路結構，如圖1所示，主要包括鑒頻鑒相器(PFD)、電荷泵(CP)、環路濾波器(LPF)、壓控振蕩器(VCO)、線性穩壓器(LDO)、分頻器和sigma-delta調制器(DSM)，其中VCO是時鐘產生的核心模塊，通過調整分頻比使鎖相環輸出頻率鎖定在6.5 GHz～11 GHz，并將輸出的高性能時鐘信號通過四分頻電路為發送模塊、接收模塊、自適應均衡以及其他需要時鐘信號的模塊提供精準的低抖動時鐘。

    由于VCO對噪聲非常敏感，是鎖相環隨機抖動的主要來源，其輸出信號的頻譜純度和噪聲水平直接影響整個系統的性能。因此在鎖相環設計中對VCO電源單獨供電，減少其他模塊通過電源耦合進來的噪聲。采用LDO模塊抑制來自電源(地)的噪聲，電路通過與基準電壓V_ref比較，產生穩定的輸出電壓作為VCO模塊的電源電壓，其電路結構如圖2所示。

    本設計采用一種交叉耦合全差分振蕩器電路，LCVCO使用電感電容諧振，使用MOS交叉耦合差分對實現負阻、補償電感和電容的寄生。整個諧振回路的電容由三個部分組成：粗調諧電容、精細調諧電容及寄生電容。粗調諧部分實現子波段的劃分，精細調諧電路由可以連續變化的AMOS可變電容構成，而寄生電容則來源于諧振腔中的各種非理想效應，如電感的寄生電容、MOS管的寄生電容、互連線電容等，其電路結構框圖如圖3所示。

    為了滿足多種協議要求，輸出時鐘頻率覆蓋6.5 GHz～11 GHz，采用6位頻帶選通信號bgsw<5:0>控制電容陣列，通過接入不同的電容值，改變輸出頻率，實現頻帶的劃分。結合整個鎖相環環路設計考慮，VCO的控制電壓V_cntrl需盡量保持在0.5 V_dd附近范圍才能夠使電荷泵取得較好的線性度，電流失配較小，輸出時鐘抖動減小，降低鎖相環的噪聲。另外，VCO頻帶設計時需要使兩個相鄰的頻帶輸出頻率具有50%頻帶交疊，以確保所有頻點能夠被完全覆蓋。在鎖相環電路開環時，令V_cntrl=0.5 V_dd，改變6位頻帶選通信號bgsw<5:0>使輸出頻率達到鎖定目標頻率，此時bgsw<5:0>為確定的頻帶信號。將鎖相環閉環，設置選定的bgsw<5:0>，則鎖相環可鎖定在目標頻率，且V_cntrl保持在0.5 V_dd左右。另外，電路尾電流可調，通過電流控制字bit<2:0>改變VCO增益，實現輸出頻率微調，默認電流為bit<2:0>=100。

2 仿真驗證及物理實現

    芯片采用40 nm CMOS工藝實現，版圖設計采用全定制方法，結合電路的全差分結構進行對稱布局走線，保證差分輸出匹配性，對噪聲敏感的LC模塊加保護環，并盡量減少其敏感走線的寄生參數，降低電源地的噪聲。LCVCO電路版圖實現如圖4所示。

    結合整個鎖相環環路設計考慮，為了減小環路噪聲，在鎖相環電路中設定目標頻率鎖定時所對應的控制電壓在0.5 V_dd附近。通過掃描6位頻帶控制字bgsw<5:0>，得到64個頻帶且每個頻帶在V_cntrl=0.5 V_dd時的輸出時鐘頻率如圖5所示，從結果可以看出輸出頻率范圍為6.5 GHz～11 GHz，輸出頻率連續變化，且存在較小的重合，能夠確保輸出頻率完全被覆蓋。

    由于本電路所設計的頻帶共64個，為了直觀地觀察到各頻帶控制字由全0切換到全1時輸出頻率的連續性，掃描8個切換頻帶的控制字及控制電壓V_cntrl，得到最終輸出頻率如表1所示，從表中可得頻帶在切換過程中輸出頻率連續變化且具有重合的頻點，在測試頻點下相位噪聲不超過103.72 dBc@1 MHz。

    圖6是8個頻帶的輸出頻率隨著V_cntrl線性變化的曲線，相鄰頻帶有重合，并且通過電路中引入不同的電容值使VCO保持確定的增益，約為232 MHz/V；圖7是各頻帶在1 MHz對應的相位噪聲值，相位噪聲不超過104.9 dBc@1 MHz。

3 結論

    為了滿足多協議的不同傳輸頻率要求，本文權衡低相位噪聲、低功耗、更高輸出頻率和更寬頻率范圍性能指標之間的矛盾，設計了一種針對6.5 GHz～11 GHz寬頻帶低噪聲的LCVCO電路，通過頻帶選通信號對電容陣列進行粗調諧和細調諧，改變諧振電容的大小，對輸出時鐘頻率進行劃分和調節，最終實現64個頻帶，同時在頻帶內設計最優的VCO增益，在滿足輸出時鐘頻率要求的情況下VCO增益盡可能小，減小相位噪聲，滿足多協議的不同傳輸頻率要求。芯片采用40 nm CMOS工藝實現，仿真結果表明時鐘輸出頻率覆蓋6.5 GHz～11 GHz，相位噪聲不超過104.9 dBc@1 MHz。

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作者信息:

劉  穎1，田  澤1，2，邵  剛1，2，呂俊盛1，2，胡曙凡1，李  嘉1

(1.航空工業西安航空計算技術研究所，陜西 西安710068；

2.集成電路與微系統設計航空科技重點實驗室，陜西 西安710068)