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三級流水線RISC-V處理器設計與驗證

2020年電子技術應用第5期

折如義1，李炳輝2，姜佩賀2

1.河套學院理學院，內蒙古巴彥淖爾015000；2.煙臺大學光電信息科學技術學院，山東煙臺264005

摘要： RISC-V作為一種開源精簡指令集架構，自發布以來便得到了大量關注。設計了一種三級流水線的RISC-V處理器。其中，采用靜態預測BTFN技術處理流水線執行中的分支情況，采用前向旁路傳播技術解決數據冒險問題，同時，采用資源共享的辦法，復用寄存器堆、加法器、選擇器等模塊，使設計面積得到一定的優化。在VCS和Verdi等EDA工具中，使用RV32I整數運算指令集對處理器進行了仿真測試，結果表明，所設計的處理器功能正確，達到預定目標。

關鍵詞： RISC-V指令集流水線處理器

中圖分類號： TN4
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.200028
中文引用格式： 折如義，李炳輝，姜佩賀. 三級流水線RISC-V處理器設計與驗證[J].電子技術應用，2020，46(5)：44-49.
英文引用格式： She Ruyi，Li Binghui，Jiang Peihe. Design and verification of RISC-V processor with three-stage pipeline[J]. Application of Electronic Technique，2020，46(5)：44-49.

Design and verification of RISC-V processor with three-stage pipeline

She Ruyi1，Li Binghui2，Jiang Peihe2

1.Department of Science，Hetao College，Bayannur 015000，China； 2.School of Opto-Electronic Information Science and Technology，Yantai University，Yantai 264005，China

Abstract： As an open source reduced instruction set architecture, RISC-V gained a lot of attention since its release. A three-stage pipelines RISC-V processor is designed. Back taken forward not taken(BTFN) is used to handle branch situation in pipeline execution. Bypass and forward technology is used to solve data risk. At the same time, the method of resource sharing is adopted, and the modules such as general register heap, adder and selector are reused to optimize the design area. In the EDA tools, simulation is carried out using the RV32I integer arithmetic instruction set. The result shows that the designed processor works correctly and achieves the predetermined goal.

Key words : RISC-V instruction set；pipeline；processor

0 引言

集成電路產業是國家戰略性產業，是推動信息產業發展的源泉和動力，而我國集成電路產業發展嚴重滯后^[1]。在各行各業需求量與日俱增的處理器領域，ARM處理器在嵌入式領域占主導地，Intel x86架構處理器在桌面和服務器領域占據著壟斷地位^[2]。RISC-V指令集是加州大學伯克利分校于2014年設計并發布的一款開源指令集架構^[3]，具有免費開放、短小精悍、性能優越三大特征，可以被任何學術機構或商業組織自由使用，能夠滿足從微控制器到超級計算機等各種應用的需求^[4]。RISC-V的出現可能改變由ARM和Intel x86主導處理器架構的競爭格局^[5]。

流水線是處理器設計最重要的環節之一，嚴重影響著處理器的運算速度和運算模塊的張度。早期的經典流水線是五級流水^[6]，分別為取指、譯碼、執行、訪存和寫回，流水線的長短不僅僅影響吞吐率而且影響面積開銷。現代的高性能處理器相比最早期的處理器往往具有更深級別的流水線。流水線的級數越多，流水線被切得越細，每一級流水線內容納的硬件邏輯越小，進而吞吐率性能更佳，這是流水線深度加深的正面意義^[7]。但由于級數加深，會消耗更多的寄存器，帶來更多的面積開銷，同時對于分支預測失敗只能采取沖刷流水線的方法解決，浪費了處理器性能。因此，流水線的深度要根據不同的應用場景選擇，本設計采用三級流水線結構，以在兼顧處理器功能的前提下實現低功耗的設計目標。

基于以上背景，本研究在分析了RISC-V指令系統的基礎上，使用Verilog語言分別設計了RISC-V處理器的取值單元、譯碼單元和執行單元，最終實現了一款基于RISC-V指令集的32位三級流水處理器，并使用RV32I整數運算指令集對處理器進行了仿真驗證，達到預定目標。

論文詳細內容請下載http://m.jysgc.com/resource/share/2000002789

作者信息:

折如義1，李炳輝2，姜佩賀2

(1.河套學院理學院，內蒙古巴彥淖爾015000；2.煙臺大學光電信息科學技術學院，山東煙臺264005)

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