在過去的一年中，像Cerebras這樣的公司已經(jīng)成為使用晶圓級(jí)處理的頭條新聞。臺(tái)積電希望擴(kuò)大其業(yè)務(wù)領(lǐng)域，并計(jì)劃構(gòu)建其InFO_SoW（晶圓上集成扇出硅）技術(shù)，以便將來構(gòu)建超級(jí)計(jì)算機(jī)級(jí)AI處理器。

　　臺(tái)積電已經(jīng)與Cerebras簽訂了建造晶圓級(jí)處理器的合同，但該公司也關(guān)注更廣闊的市場(chǎng)，并相信晶圓級(jí)處理將證明對(duì)Cerebras以外的其他客戶有吸引力。該公司表示將在16nm技術(shù)上構(gòu)建這些芯片。

　　首字母縮寫詞湯

　　要了解臺(tái)積電在這里構(gòu)建的內(nèi)容，需要解析多個(gè)縮寫。集成式扇出是臺(tái)積電多年來提供的一種封裝技術(shù)。通常，在將晶片鍵合到封裝之前將晶片切成小片，該封裝大于物理小片。

　　對(duì)于需要絕對(duì)最小裸片尺寸的公司，這種安排并不理想。還有另一種技術(shù)，稱為晶圓級(jí)處理，通過封裝仍為晶圓一部分的裸片來消除尺寸差異。這樣可以節(jié)省大量空間，但會(huì)限制芯片可用的電氣連接數(shù)量。

　　InFO通過將更傳統(tǒng)的模切工藝與其他步驟相結(jié)合來解決此限制，從而保留了晶圓級(jí)工藝（WLP）產(chǎn)生的大部分尺寸優(yōu)勢(shì)。以常規(guī)方式切割管芯，然后將其重新安裝在第二個(gè)晶片上，每個(gè)管芯之間留有額外的空間用于連接。3Dincites 根據(jù)臺(tái)積電在ECTC 2020上的演講，對(duì)InFO_SoW 進(jìn)行了深入研究。InFO_SoW的重點(diǎn)是要利用InFO提供的優(yōu)勢(shì)并將其擴(kuò)展到晶片尺寸的處理模塊。

　　晶圓級(jí)處理的理論優(yōu)勢(shì)之一是以最小的功耗實(shí)現(xiàn)了巨大的連接性。下面的幻燈片說明了其中的一些差異，包括PDN（配電網(wǎng)絡(luò)）阻抗的顯著降低。這些說法與去年研究小組報(bào)告的有關(guān)晶圓級(jí)處理的陳述相呼應(yīng)。研究小組對(duì)這一想法進(jìn)行了調(diào)查，認(rèn)為這是現(xiàn)代時(shí)代擴(kuò)展CPU性能的一種可行方法。

　　InFO_SoW只是臺(tái)積電提供的一種高級(jí)封裝技術(shù)。下面的幻燈片顯示了其各種封裝選項(xiàng)在功率效率和垂直互連間距方面的比較。

　　根據(jù)臺(tái)積電的說法，它可以將帶寬密度提高2倍，阻抗降低97％，同時(shí)將互連功耗降低15％。

　　不錯(cuò)，只要它可以工作。此外，TDP令人驚嘆。即使我知道這個(gè)數(shù)字是針對(duì)整個(gè)12英寸晶圓的，但7,000WTDP還是讓人大開眼界。臺(tái)積電正在為Cerebras建造“芯片”，其中包含40萬(wàn)個(gè)內(nèi)核和1.2萬(wàn)億個(gè)晶體管。

　　包裝是新熱點(diǎn)

　　如果您考慮一下，AMD和英特爾近年來所擁護(hù)的大多數(shù)進(jìn)步都是互連和封裝方面的改進(jìn)。小芯片及其相關(guān)的包裝要求，以及HyperTransport Infinity Fabric 的開發(fā)和演變一直是AMD討論的主要話題。同時(shí)，英特爾已經(jīng)與EMIB，F(xiàn)overos和Omni-Path進(jìn)行了合作。

　　如今，每個(gè)人都專注于封裝的原因是，通過管芯收縮和工藝節(jié)點(diǎn)改進(jìn)，將更好的性能擠出晶體管變得越來越困難。改善包裝技術(shù)是公司試圖在不違反物理定律的前提下提高性能的方法之一。

　　這些晶圓級(jí)處理器永遠(yuǎn)不會(huì)成為您在家中安裝的設(shè)備。Cerebras晶圓的估計(jì)成本為200萬(wàn)美元。晶圓級(jí)處理使我感興趣的是，無論功能多么強(qiáng)大，云最終都可以在任何單個(gè)桌面安裝上建立真正的優(yōu)勢(shì)。從理論上講，只要我們能夠解決延遲問題，晶圓級(jí)處理+云計(jì)算就可以改變計(jì)算領(lǐng)域。