串行器/解串器（SerDes）電路多年來一直在幫助芯片間進(jìn)行告訴數(shù)據(jù)通信，但新的工藝技術(shù)正迫使它以意想不到的方式進(jìn)行調(diào)整和改變。
傳統(tǒng)上作為模擬電路實現(xiàn)的SerDes技術(shù)一直難以進(jìn)一步縮小尺寸，而低電壓、變化和噪聲則使其更難獲得充分的量產(chǎn)。因此，為了保持相關(guān)性，它在架構(gòu)上已經(jīng)轉(zhuǎn)變?yōu)閺?fù)雜的混合信號電路，它越來越依賴數(shù)字信號處理來處理半導(dǎo)體和通道中的缺陷。
先進(jìn)封裝對SerDes提出了新的要求，同時在涉及異構(gòu)芯片時也提供了新的機(jī)會。現(xiàn)在，可以將SerDes設(shè)計與核心設(shè)計脫鉤，從而為每種工藝提供最佳選擇。但是先進(jìn)的封裝也為芯片之間的通信提出了全新的需求。關(guān)于這是并行通信還是串行通信通道，或者即使電氣通信具有長期作用，仍需進(jìn)行評審。
保持不變的一件事是，用于移動數(shù)據(jù)的驅(qū)動器并未減慢速度。“我們看到了對高速數(shù)據(jù)傳輸?shù)木薮笮枨螅蔽鏖T子業(yè)務(wù)部門Mentor的模擬Fast-SPICE產(chǎn)品線的高級產(chǎn)品經(jīng)理Greg Curtis說。“每天上傳的照片超過20億張。視頻大約占下游總流量的60％，尤其是當(dāng)人們在家工作時。然后，這將推動自動駕駛汽車的發(fā)展。所有這些數(shù)據(jù)都必須從應(yīng)用程序傳輸?shù)娇梢蕴幚頂?shù)據(jù)的內(nèi)容。這必須經(jīng)過SerDes設(shè)計的發(fā)送器和接收器。該管道正在成為傳輸所有數(shù)據(jù)的瓶頸，需要更高的帶寬。”
在進(jìn)行單片集成和小芯片之間的權(quán)衡取舍之前，先了解一下SerDes電路中正在發(fā)生的架構(gòu)變化是有益的。“直到幾年前，SerDes還是相對簡單的，” Silicon Creations的負(fù)責(zé)人兼聯(lián)合創(chuàng)始人Jeff Galloway說。他們現(xiàn)在已經(jīng)發(fā)展成為高端，復(fù)雜的PAM4系統(tǒng)。PCIe rev 5及更低版本以每秒32 Gb的速度運行，并且是兩級SerDes，而高級進(jìn)程實際上并沒有太大幫助。除了每秒32G比特外，大多數(shù)SerDes都是PAM4。這種區(qū)別在架構(gòu)上有很大的不同。“
傳統(tǒng)的SerDes如圖1所示。”上一代SerDes曾經(jīng)是模擬的，您具有連續(xù)的時間線性均衡（CTLE）電路，可以放大和部分均衡信號，“高速SerDes產(chǎn)品營銷經(jīng)理Priyank Shukla解釋說。Synopsys的IP 。”這之后是一個比較器，該比較器做出1位判決和判決反饋均衡器（DFE）。時鐘和數(shù)據(jù)恢復(fù)（CDR）也大多以模擬方式實現(xiàn)。“
圖1：SerDes的傳統(tǒng)模擬實現(xiàn)。資料來源：Synopsys
問題是，在最新的節(jié)點中，模擬經(jīng)歷的變數(shù)比過去多得多。”數(shù)字設(shè)計比模擬設(shè)計更容易預(yù)測。“Mentor的Curtis說。”設(shè)計團(tuán)隊要盡量向數(shù)字方面轉(zhuǎn)移，但仍有一些功能無法轉(zhuǎn)化。“
從16nm開始，在速度大于56Gbps時，圖2所示的架構(gòu)更有可能被使用。
圖2：混合信號SerDes框圖。資料來源：Synopsys
Synopsys的Shukla說：” SerDes接收器實質(zhì)上消除了信道損傷。“ ”其中許多現(xiàn)在可以通過數(shù)字方式完成。接收器只是有一個模數(shù)轉(zhuǎn)換器（ADC）。可以進(jìn)行時間交織以獲得更高的數(shù)據(jù)速率。之后，可以獲得數(shù)字樣本，并且可以使用DSP進(jìn)行處理，從而可以很好地擴(kuò)展該技術(shù)。這包括前饋均衡器（FFE）。“
這些設(shè)計是經(jīng)過充分驗證的。Xilinx技術(shù)市場經(jīng)理Martin Gilpatric表示：”我們的56G和112G收發(fā)器已經(jīng)轉(zhuǎn)向基于ADC/ dsp的接收均衡策略。“這需要大量典型的模擬電路，并將其轉(zhuǎn)換成數(shù)字邏輯。隨著PAM4以如此高的速度移動，邊際成本極低，我們能夠解決所有的問題，并擁有一個非常強(qiáng)大的數(shù)字接收器。”
架構(gòu)的選擇和大量正在使用的過程節(jié)點意味著對于SerDes IP提供商來說是好時機(jī)。SiliconCreations的Galloway說：“行業(yè)無法滿足更多需求。” “例如，TSMC正在添加22nm變體和低功耗變體。當(dāng)開發(fā)40nm或開發(fā)28nm時，一些較舊的技術(shù)和某些較晚的PCIe標(biāo)準(zhǔn)還不成熟。PCIe 5.0即將到來，我們已經(jīng)遠(yuǎn)遠(yuǎn)超過16nm。在較舊的技術(shù)上有很多設(shè)計開始，因此基本上需要在較舊的節(jié)點上回填各種標(biāo)準(zhǔn)。”
新挑戰(zhàn)
較新的節(jié)點正在面臨挑戰(zhàn)。Galloway說：“底層晶體管不斷變得越來越小，功耗越來越低，但是互連卻越來越差。” “互連電阻和電容會給您帶來復(fù)雜的布局效果。由于存在額外的寄生效應(yīng)，從而導(dǎo)致了速度限制已經(jīng)額外功耗。”
Mentor的Curtis通過數(shù)字舉例說明：“我們的一個客戶提到，當(dāng)從40nm到5nm時，互連電阻的增加，已經(jīng)上升了7倍以上。這實際上已經(jīng)限制了線材的性能，遠(yuǎn)遠(yuǎn)超過了設(shè)計。”
“GDS層的數(shù)量正在大幅增加，”Curtis補(bǔ)充道。“當(dāng)從180nm下降到5nm時，這增加了9倍。其影響是設(shè)計規(guī)則檢查（DRC）的運行時間。從180nm降到16nm finFET，運行DRC檢查所需的時間約為10倍。然后你從16降到5，又是10倍。”
另一個因素是噪音。“與先進(jìn)工藝節(jié)點相關(guān)的噪聲正在成為一個重大挑戰(zhàn)，”Shukla說。“噪音是ADC的一個難題。對于選擇的結(jié)構(gòu)是逐次逼近寄存器（SAR）型ADC，這是一種模塊化的方法。需要在這個ADC的許多slices中進(jìn)行交錯處理。對SAR的不同slices進(jìn)行對齊是有挑戰(zhàn)的，但這可以通過數(shù)字方式得到補(bǔ)償。所以無論模擬出現(xiàn)什么挑戰(zhàn)，我們都有辦法彌補(bǔ)。這也是很多創(chuàng)新正在發(fā)生的地方。”
Mixel首席執(zhí)行官AshrafTakla表示：“我們知道，有一些巧妙的電路設(shè)計技術(shù)可以用于模擬設(shè)計，特別是SerDes，在不影響性能的情況下繼續(xù)支持先進(jìn)技術(shù)。”例如，在使用I/O電壓的同時堆疊薄氧化物晶體管，是繼續(xù)以先進(jìn)技術(shù)設(shè)計高性能SerDes IP的一種方式。“
新晶體管可能帶來新挑戰(zhàn)。”在最新的節(jié)點上，如果晶體管技術(shù)切換到全能門（GAA），那么就不可能從經(jīng)濟(jì)角度出發(fā)以合理的方式集成SerDes，“高級系統(tǒng)集成與集成部門負(fù)責(zé)人Andy Heinig說。Fraunhofer IIS自適應(yīng)系統(tǒng)工程部高效電子部門主管。”必要的SerDes面積將不斷增長或被卡住，但是GAA晶體管的成本更高。僅當(dāng)使用縮放比例時，GAA才有意義。從我們的角度來看，將SerDes集成到另一個芯片中的專用技術(shù)系統(tǒng)中，并以先進(jìn)的封裝技術(shù)將其與GAA芯片相結(jié)合是有意義的。“
單片集成的案例
設(shè)計團(tuán)隊面臨的一個新決策是，他們是否應(yīng)該將所有內(nèi)容都集成到單個單片芯片上還是采用多芯片異構(gòu)解決方案。這兩個選擇之間的動態(tài)關(guān)系幾乎每天都在變化。”如今，多芯片封裝非常昂貴，“ Flex Logix首席執(zhí)行官Geoff Tate說。”除非進(jìn)一步降低成本，否則對成本敏感的應(yīng)用將繼續(xù)青睞整體式Die。即使SerDes可能不是最佳選擇，它當(dāng)然也更便宜。“
轉(zhuǎn)到新節(jié)點的許多好處與PPA收益有關(guān)。”如果設(shè)計是純模擬的，那么除非電源電壓發(fā)生變化，否則從28nm到16nm再到7nm不會節(jié)省多少功耗，“ Cadence產(chǎn)品營銷總監(jiān)Wudy Wu說。”采用基于DSP的設(shè)計，盡管仍然有很大一部分模擬電路，但40％至50％的電路是數(shù)字電路。因此，當(dāng)下降到較小的節(jié)點時，我們可以從面積和功耗中受益。如果我們保持100％的模擬設(shè)計，那么這種動力就會減弱。“
有時，由于某些特定原因，單片集成是唯一可接受的解決方案。賽靈思芯片營銷總監(jiān)Manuel Uhm表示：”我們特別選擇了單片解決方案，因為這在降低延遲，降低功耗和散熱方面提供了最佳結(jié)果。“幾年前，我們率先開發(fā)了小芯片，例如將高帶寬存儲器耦合到FPGA芯片或?qū)⒍鄠€FPGA芯片耦合在一起。所有這些選項對我們來說都是擺在桌面上的，但是我們絕對不會離開將SerDes集成到芯片上的想法。
小芯片案例
在數(shù)字化設(shè)計中，只需重新綜合即可將同一設(shè)計從7nm移至5nm。SerDes混合信號設(shè)計，如果我們需要移植SerDes混合信號設(shè)計，則需要更長的時間。一個關(guān)鍵的動機(jī)是，通過使用小芯片方法，將SerDes設(shè)計周期與核心設(shè)計周期脫鉤。
在移動領(lǐng)域，更重要的問題是空間，小芯片方法可以讓芯片垂直堆疊，這樣就可以在可預(yù)見的未來繼續(xù)集成更多的功能。對于已經(jīng)有中間件的設(shè)計來說，在電源分配是一個問題的情況下，它提供了成本優(yōu)勢。因此，SerDes的采用者都可以通過這類方法獲得一些好處，你可以將裸片隔離開來。”
即使采用新的SerDes架構(gòu)，擴(kuò)展速度仍在放緩。Galloway說：“他們不再在面積或功率上擴(kuò)大規(guī)模。” 從一個節(jié)點到另一個節(jié)點的遷移無助于傳統(tǒng)的32Gbps及以下的SerDes。對于某些基于DSP的高級SerDes，縮放在一定程度上有所幫助，但是縮放的速度肯定不及數(shù)字邏輯的縮放速度。“
成本是許多設(shè)計的重要因素。”根據(jù)我們的經(jīng)驗，16 / 12nm是非常適合模擬設(shè)計的工藝，“ Mixel的Ashraf說。”與28nm相比，它的Ft / Fmax高得多，而余量比5nm大。“ 我們還考慮到設(shè)計的復(fù)雜性，工作量和工具成本從16 / 12nm增加到7/6 / 5nm的情況。當(dāng)16nm速度不足以達(dá)到目標(biāo)數(shù)據(jù)速率時，則需要高級節(jié)點。另外，我們可以看到更多的人采用小芯片。小芯片是使模擬和SerDes模塊能夠使用最合適，最便宜的處理技術(shù)，同時允許數(shù)字模塊使用更高級節(jié)點的好方法。解決了互連標(biāo)準(zhǔn)化難題之后，我們預(yù)計小芯片將被廣泛采用。”
設(shè)計工作可能是造成成本的重要因素。“從縮放角度來看，從180nm到5nm的數(shù)字芯片面積縮放比例大于1,000倍，” Curtis說。“從模擬縮放角度來看，它的數(shù)量級大約是10倍。與數(shù)字信號相比，模擬信號也很難描述。我并不是說您無法描述它的特征。這更加困難，并且變量更多。這就是為什么在PVT corner分析上花費更多時間的原因。”
結(jié)論
這其中有很多是前瞻性的思考。“裸片到裸片接口是共同設(shè)計的，今天通常由同一家公司設(shè)計，”Galloway說。“它們甚至可能是同一設(shè)計的不同實例，所以對標(biāo)準(zhǔn)化的需求較少，那里的互操作性問題較少。我們處于起步階段，還沒有真正的標(biāo)準(zhǔn)來解決許多客戶正在嘗試做的事情。這對客戶來說還好，但對IP的可用性有影響。”
一直以來，在封裝內(nèi)或封裝外對速度的需求都在增加。Wu表示：“明顯的趨勢是聯(lián)合封裝光學(xué)器件。”目的是用光學(xué)器件代替長距離的SerDes。只要看看從事這項工作的初創(chuàng)公司的數(shù)量即可。我不認(rèn)為61Tb交換機(jī)會采用共封裝光學(xué)器件進(jìn)行商業(yè)生產(chǎn)。可能會有一些原型，但可能會是100Tb。這是三年后的事情。光纖的走線是最大的問題，以及如何做到量產(chǎn)。
但業(yè)界并不準(zhǔn)備在必要時放棄銅纜。“你是轉(zhuǎn)到PAM8電氣連接，還是轉(zhuǎn)到某種學(xué)片外芯片？在如何整合特定技術(shù)方面，這是一個非常完整的行業(yè)問題。”Gilpatric說。