在之前的報道中，我們已經(jīng)報道了AMD在產(chǎn)品中對chiplet的關(guān)注。而根據(jù)硬件愛好者ExecutableFix和Patrick Schur的新推文，我們對AMD即將面世的3D芯片堆疊技術(shù)有了更多了解。因為這些推文聲稱，我們可以首先期望在EPYC Milan-X系列數(shù)據(jù)中心處理器中看到這項技術(shù)。
一年前，AMD在其2020年金融分析師日活動中透露，公司正在研究一種將利用其X3D芯片封裝技術(shù)的新型處理器。AMD的X3D混合技術(shù)基于2.5D封裝和3D堆疊。用通俗易懂的話說，它允許AMD在芯片制造商的多芯片模塊（MCM）內(nèi)彼此堆疊各種管芯。考慮到相似性，X3D基本上是AMD對Intel Foveros 3D堆棧技術(shù)的回應。
最新的謠言稱，Milan-X將是采用X3D芯片封裝的第一批芯片。給定代號后，可以合理地假設Milan-X由Zen 3內(nèi)核組成，就像EPYC 7003（米蘭）部件一樣。ExecutableFix聲稱Milan-X基于Genesis IO-die，暗示Zen 3 EPYC芯片中具有相同的I / O裸片。
但是，我們不希望AMD突破Milan-X的核心壁壘。該公司在演講中解釋說，X3D的目標是提供高達10倍的更高帶寬。但是，該公司從未透露過計劃進行的堆疊。ExecutableFix認為AMD正在堆疊小芯片（chiplet），但考慮到它們所需的散熱能力，似乎不太可能使用復雜的核心芯片（CCD）。
因此，AMD很可能在Milan-X上堆疊內(nèi)存，而不是在計算芯片上堆疊內(nèi)存。此外，在AMD的2020年金融分析師日上共享的圖表顯示2x2布局，其中四個互連小芯片和四個堆疊裸片在一個較大的中介層上方。這四個小芯片可能是計算芯片，我們懷疑AMD在Milan-X上堆疊了HBM封裝。顯然，每個小芯片都有一個堆疊的芯片。HBM內(nèi)存的存在會在EPYC處理器上產(chǎn)生奇跡，尤其是在對帶寬敏感的工作負載繁重的數(shù)據(jù)中心環(huán)境中。
即使在AMD的路線圖上，X3D處理器也被標記為“未來”。直到今天我們還沒有聽到有關(guān)Milan-X的任何消息。但是，AMD總裁兼首席執(zhí)行官蘇麗莎博士計劃在Computex 2021上發(fā)表名為“ AMD加速–高性能計算生態(tài)系統(tǒng)”的主題演講，因此我們可能很快會聽到有關(guān)Milan-X的更多信息。
Chiplet走向GPU? AMD 正式提交專利申請
隨著半導體的制程發(fā)展越來越精細，芯片規(guī)模的限制亦越來越大。傳統(tǒng)的單個大芯片策略已經(jīng)行不通，而Chiplet 小芯片將成為新的的發(fā)展方向，AMD 的Ryzen、Threadripper、EPYC 三大產(chǎn)品線皆在這個方向發(fā)展，且取得了不俗的成果。
而最新消息指AMD 要將這個策略延續(xù)到GPU 上了。在2020 年的最后一天，AMD 向美國專利商標局提交了一項新專利，描述了未來的GPU 小芯片設計。
AMD 首先指出傳統(tǒng)的多GPU 設計存在不少問題（包括自家的CrossFire 技術(shù)），包括某些GPU 編程模型不適合多路GPU、很難在多GPU 間并行分配負載、多GPU間快取內(nèi)容同步亦極為復雜等等。AMD 目前是利用high bandwidth passive crosslink 來解決這些難題，將第一個GPU 小芯片與CPU 直接耦合在一起（communicably coupled），而其他GPU 小芯片均通過被動交聯(lián)與第一個GPU 小芯片重組，而所有的GPU 小芯片都放置在同一個中介層（interposer） 上。
這樣整個GPU 陣列就被認為單一SoC，然后劃分成不同功能的子芯片。而傳統(tǒng)的GPU 設計中，每個GPU 都有自己的末級快取，不過為避免同步難題，AMD 也重新設計了快取體系，每個GPU 依然有自己的末級快取，但是這些快取與物理資源替換在一起，因此所有快取在所有GPU 間依然是統(tǒng)一、一致的。
聽上去好像很高深？ 畢竟一般在專利文件中，廠商經(jīng)常故意隱藏具體的設計細節(jié)，甚至可能故意放一些難以理解、甚至誤導的描述。AMD 并無透露是否正在進行實際的GPU 小芯片設計，但早前已有傳聞指其全新的RDNA3 架構(gòu)將采用多芯片，而這份專利正提供了更多佐證。
由此可以預料到RDNA3 架構(gòu)若果真的用上小芯片設計，核心規(guī)模必然會急劇膨脹，一、兩萬個流處理器數(shù)目也是小意思。
AMD全面采用chiplet技術(shù)而獲得了技術(shù)優(yōu)勢
小芯片技術(shù)（Chiplet）被視為延緩半導體摩爾定律的解方。當摩爾定律趨向3納米、1納米的物理極限之際，chiplet成為后摩爾定律時代的新機會，小芯片技術(shù)可能帶給從上游IC設計、EDA Tools、制造、先進封測等各個產(chǎn)業(yè)鏈環(huán)節(jié)顛覆式的改變。目前，已有很多公司創(chuàng)建了自己的chiplet生態(tài)系統(tǒng)，包括Marvell的MoChi、英特爾的EMIB以及新創(chuàng)公司zGlue提供的產(chǎn)品。
所謂Chiplet小芯片技術(shù)將一個芯片組成的處理器劃分為多個芯片，例如分別是：數(shù)據(jù)存儲、計算、信號處理、數(shù)據(jù)流管理等功能，然后再將它們連接在一起形成一個「小芯片」的芯片網(wǎng)絡。也就是說，未來的電腦系統(tǒng)結(jié)構(gòu)，可能只包含一個CPU芯片和幾個GPU，而這些GPU都連接到這些Chiplet芯片上，形成芯片網(wǎng)絡。換言之，未來計算機的系統(tǒng)結(jié)構(gòu)，可能不是由單獨封裝的芯片制造的，而是由IC制造在一塊較大的矽片上并產(chǎn)生互連而成芯片網(wǎng)絡。
從ISSCC 2020研討會議上，可以發(fā)現(xiàn)許多半導體研究集中在小芯片技術(shù)上，該技術(shù)可以克服微處理的許多限制，包括芯片架構(gòu)設計和封裝技術(shù)將在未來獲得新發(fā)展。尤其，AMD建構(gòu)自己的chiplet生態(tài)系統(tǒng)，生產(chǎn)了Ryzen和Epyc x86處理器。AMD自2019年以來投入Zen2 CPU內(nèi)核和小技術(shù)生產(chǎn)。Zen2技術(shù)首次引入7nm制程制造，這項創(chuàng)新使性能比以前制程提高了15％，與原始電路的10軌單元庫相比，Zen2使用了6軌單元庫，這是很大變化在減少邏輯半導體設計中的單元庫軌道數(shù)量，是最大難度的成就。
AMD從2019年起全面采用小芯片技術(shù)而獲得了技術(shù)優(yōu)勢，也就是Zen2體系結(jié)構(gòu)中采用的小芯片技術(shù)稱為Core Complex Die（CCD），使用7nm制程制造與CPU內(nèi)核相對應的CCD，并以14nm制造外圍管芯。Chiplet這種方法降低了制造芯片所支援的零組件生產(chǎn)成本，而不僅僅針對7nm支援的零組件。AMD通過將管芯與一種稱為Infinity Fabric On-Package（IFOP）的技術(shù)連接來解決管芯到管芯連接的性能損失。
AMD的Zen2架構(gòu)處理器，在原來MCM（Multi-Chip Module）多芯片模組設計再進一步，改用chiplets小芯片設計。簡單來說就是將CPU核心與I/O核心分離，分別使用不同的制程技術(shù)，CPU使用的是臺積電7納米制程技術(shù)，I/O是格芯14 / 12納米。
根據(jù)AMD在ISSCC公布成本分析，對比7納米Zen2在不同核心配置下的成本狀況。在桌上型處理器的部分，如果將16核心32執(zhí)行序的Ryzen 3代做為100%標準，那么采用原生核心的16核心處理器的成本將超過2，也就是至少是兩倍的成本。而如果是EPYC伺服器處理器，則核心數(shù)越多，成本優(yōu)勢就越明顯。其中以64核心的7納米制程Ryzen為標準，則48核心的成本就是0.9，而原生48核設計的成本至少是1.9，也就是同樣幾乎為兩倍的成本。
小芯片技術(shù)的主要用于邏輯芯片制程轉(zhuǎn)移放緩下來，降低每一次制程縮減所需要的成本和開發(fā)時間。它僅在最新制程中引入必要的零組件，而在舊式制程制造時對不必要的零件則藉由小芯片技術(shù)進行連接，從而實現(xiàn)高效能。由此可見，展望未來，在架構(gòu)設計、后端和封裝流程的重要性，將比前端流程的開發(fā)更為重要。
