在今年的舉辦的Computex上,AMD發布了基于3D Chiplet技術的3D V-Cache。該技術采用了臺積電的3D Fabric先進封裝技術,成功地將含有64MB L3 Cache的Chiplet以3D堆疊的形式與處理器封裝在了一起。
不止是AMD和臺積電,英特爾也在多個產品中采用了Chiplet技術。在架構日中,英特爾發布的下一代至強可擴展處理器Sapphire Rapids 就采用了2．5D的嵌入式橋接解決方案。
在后摩爾時代,隨著芯片節點逐漸逼近物理極限,每一代半導體工業節點提升對于芯片性能帶來的收益越來越小,Chiplet逐漸成為了巨頭們追逐的焦點。
延續摩爾定律的關鍵
小芯片(Chiplet)技術被視為延緩半導體摩爾定律的解方,它的概念其實很簡單就是硅片級別重用。將一個芯片組成的處理器劃分為多個芯片,分別是:數據存儲、計算、信號處理、數據流管理等功能,然后再將它們連接在一起形成一個<小芯片>的芯片網絡。
如今不同類型的計算和工作負載呈現爆炸式增長,也出現了許多不同的架構來支持不同類型的計算模型。所以異構集成成為延續摩爾定律性能趨勢的一種方式。
Chiplet像是搭積木的方式,它是一類滿足特定功能的die,我們稱它為模塊芯片。Chiplet模式是通過die-to-die內部互聯技術將多個模塊芯片與底層基礎芯片封裝在一起,構成多功能的異構System in Packages(SiPs)芯片的模式。
Chiplet解決芯片技術發展瓶頸問題
為什么要發展Chiplet技術,這就需要從半導體工藝制程提升的難度和SoC研發所面臨的問題出發。
SoC是以超深亞微米工藝技術和知識產權核IP復用技術為支撐,將系統所需的處理器、存儲器、模擬電路模塊、數模混合信號模塊以及片上可編程邏輯等高度集成到一顆芯片中,依次縮小體積,增加功能,提高性能和可靠性,還能大幅縮短產品上市時間、降低開發成本。
但隨著半導體工藝的進步,在同等面積大小的區域里,要放進更多的硅電路,這就會出現一些難以解決的問題,比如:漏電流增加、散熱問題增加、時鐘頻率增長減慢等。
國際商業戰略公司首席執行官Handel Jones表示:“設計28nm芯片的平均成本為4000萬美元。相比之下,設計7nm芯片的成本為2．17億美元,設計5nm設備的成本為 4．16億美元,3nm設計更是將耗資高達5．9億美元。”如此昂貴的成本,并不能被大多數企業接受。
另一個是關于芯片制造的良品率,從上圖中可以看出,芯片的良品率與芯片的面積有關,隨著芯片面積增大,良品率會下降。掩模尺寸700mm2的設計通常會產生大約30%的合格芯片,而150mm2芯片的良品率約為80%。
將大芯片分成更小的芯片可以提高產量降低成本。
“每個小芯片都是使用與單片情況相同的標準光刻程序制造的,以生產更多數量的較小小芯片。然后單個小芯片進行 KGD 測試。現在,對于與單片情況相同的故障分布,每個潛在缺陷導致僅丟棄大約四分之一的硅量。小芯片可以單獨測試,然后重新組裝并封裝到完整的最終 SoC 中。總體結果是,每個晶圓都可以產生數量明顯更多的功能性 SoC。”上圖示意了一個假設的單片32核處理器。
The Linley Group 的優秀白皮書“Chiplets Gain Rapid Adoption: Why Big Chips Are Getting Small”中直接提出,Chiplet技術可以將大型7nm設計的成本降低高達25%;在5nm及以下的情況下,節省的成本更大。
AMD的小芯片之路
AMD率先提出Chiplet模式,在2019年全面采用小芯片技術獲得了技術優勢。AMD構建了自己的Chiplet生態體系,生產了Ryzen和Epyc x86處理器,并且自使用7nm制程生產Zen2 CPU內核后,CPU的性能比以前的制程提高了15%。
在Hot Chips上AMD展示了其最新的Zen3微結構,增加了 CCX(核心復合體)內的核心數量,單芯片集成15個Die。在 Zen 2 中,一個八核小芯片有兩個四核 CCX,每個都連接到主 IO 芯片,但在 Zen 3 中,單個 CCX 增長到八核,并且每個小芯片仍保持八核。
AMD 計劃在 2022 年底之前推出其 EPYC 4 Genoa 處理器和 Zen 4 架構,這其中增加了很多技術支持,同時將工藝節點縮小到 5 納米。
AMD首席執行官 Lisa Su 在演講時表達了未來的規劃,“我們與臺積電就他們的 3D 結構密切合作,將小芯片封裝與芯片堆疊相結合,為未來的高性能計算產品創建 3D 小芯片架構。”
英特爾對于Chiplet的布局
2018 年,英特爾將 EMIB(嵌入式多硅片)技術升級為邏輯晶圓 3D 堆疊技術。2019 年,英特爾推出 Co-EMIB 技術,能夠將兩個或多個 Foveros 芯片互連。
2020 年 6 月,英特爾正式發布 Lakefield 芯片,這是首款基于 Foveros 3D 立體封裝技術的芯片,采用1個大核+4個小核的混合CPU設計。
今年英特爾架構日上發布的下一代Sapphire Rapids-SP Xeon CPU 是英特爾的里程碑,采用Multi-Tile Chiplet 設計,并且支持 DDR5、高帶寬內存、PCIe Gen． 5．0 和計算快速鏈路 (CXL) 。
英特爾有自己獨特的小芯片連接方式,英特爾首席工程師兼流程與產品集成總監Ramune Nagisetty有介紹,英特爾連接小芯片的方式是嵌入式多芯片互聯橋。可以將其視為將兩個小芯片鏈接在一起的高密度橋接器,一般來說經常會使用硅中介層(硅中介層是具有密集互連和內置硅通孔的硅基板,實現了芯片之間的高帶寬連接)作為高級封裝基板。英特爾的EMIB本質上是一塊非常小的硅中介層,具有非常高密度的互連和微凸塊,其密度遠高于標準封裝基板上的密度。
對于未來的發展,英特爾鼓勵用戶自主選擇和設計小芯片,以搭建為自己應用優化的系統。這是英特爾正在努力構建小芯片生態的重要標志。而小芯片生態一旦形成,將會成為堪比SoC的重要芯片設計范式。
國內的Chiplet未來
芯片先進制程逐漸突破物理極限,如何把芯片封的更小成為了焦點,因此屬于先進封裝技術的Chiplet受到極大的關注。先進封裝技術在發展的過程中,出現三個發展的方向,分別是2．5D/3D封裝技術、Fan-out封裝技術和Chiplet封裝技術。
廈門大學微電子與集成電路系主任于大全教授認為,Chiplet技術的概念最初是從2．5D/3D IC封裝演變而來,以2．5D硅通孔中介層集成CPU/GPU和存儲器可以被歸類為Chiplet范疇。
國內廠商也在積極布局Chiplet技術。
目前長電科技布局的多維扇出集成技術XDFOI(X-Dimensional Fan-out Integration,XDFOI)XDFOI是一種以2．5D TSV-less為基本技術平臺的封裝技術,在線寬/線距可達到2μm/2μm的同時,還可以實現多層布線層,以及2D/2．5D和3D多種異構封裝,能夠提供Chiplet及異構封裝的系統封裝解決方案。
在10月19日的股東大會上,通富超威的副總經理蔣澍表示,通富超威與AMD在先進封裝電合作上將更加緊密,目前在Chiplet等領域已展開深度合作。上半年通富超威蘇州完成AMD 6個新產品的導入,支持5nm產品導入工作;通富超威檳城進行了設備升級,以實現5nm產品的工藝能力和認證。并且根據半年報,其2．5/3D封裝項目已完成立項并導入多家客戶,并完成6項超大尺寸FCBGA樣品生產。
在去年的全球硬科技創新大會上,業內公司與專家啟動了中國Chiplet產業聯盟,旨在聯合AI產業相關的學術界、產業界等各方重要力量,共同制定全球Chiplet互聯標準、共建 chiplet 開放平臺,實現縮短芯片設計周期,降低芯片設計成本。
Chiplet賽道已經越發擁擠,發令槍聲響后,誰能率先抵達終點,我們拭目以待。
