英特爾可能會將目光投向新的晶體管設計，作為馬其頓騎兵實現其 2 納米以下制造的愿望。最近公布的一項在線專利似乎為英特爾指明了前進的方向，即通過所謂的“堆疊叉板晶體管”來保持摩爾定律的活力。然而，該專利往往是模糊的，而且英特爾沒有聲稱 PPA（功率性能面積）的改進。

　　英特爾 Forksheet 晶體管 （圖片來源：英特爾）

　　據這家藍色巨人稱，新的晶體管設計最終可以實現 3D、垂直堆疊的 CMOS 架構，與當今最先進的三柵極設計相比，該架構允許增加晶體管數量。然而，進一步縮小晶體管的難度已經變得如此之大，甚至英特爾的專利也將這些限制描述為“壓倒性的”——成本、風險和復雜性現在似乎都超過了潛在的好處。

　　英特爾的專利描述了納米帶晶體管與新的原子薄鍺薄膜配對的使用，該薄膜充當介電壁（dielectric wall）。該壁（WALL）用作層之間的物理分隔，用作p-柵極溝槽和n-柵極溝槽之間的絕緣體。它在每個垂直堆疊的晶體管層中重復，這取決于有多少晶體管彼此堆疊。實際上，這允許 PMOS和 NMOS 器件之間的空間在其功能受到影響之前更加緊密（與沒有wall的情況下它們必須保持相同的效果相比），這意味著英特爾可以將更多的器件放入一個較小的區域。結果，摩爾定律又喘了一口氣。

　　英特爾旱在 2019 年就已經開始探索該技術一一該公司在其電子設備會議 （EDM）活動中展示了該技術。然而，無論是在這項專利中，我們都找不到關于 forksheet 技術如何提高晶體管密度、性能和功率效率的一些“硬估計”的具體數據。

　　幸運的是，英特爾并不是第一家引用這種制造方法的公司。總部位于比利時的研究小組Imec 在2019 年也宣布開發出第一個用于“forksheet設備”的標準單元模擬結果。是的，這些 forksheet 設備是英特爾專利的基礎。 因此，兩家機構在納米電子學領域有著密切而長久的聯系也就不足為奇了。

　　堆疊叉板晶體管的平面圖和橫截面圖。 （圖片來源：英特爾）

　　根據 Imec 的第一個標準單元模擬結果，當應用于 2nm 技術節點時，與傳統的納米片方法相比，該技術可以顯著提高晶體管密度。我們希望在恒定速度下提高 10% 的速度或提高 24% 的能效，同時“減少 20% 以上的電池面積”。此外，靜態隨機存取存儲器 （SRAM） 占用空間（通常構成 CPU 的高速緩存并且是芯片面積的最重要貢獻者之一）顯著減少了 30%。

　　與臺積電宣布的 3nm 節點相比 5nm 的改進：其b性能提升 10% 到 15%（在相同的功率和晶體管數量下），最多降低 30% 的功率（在相同的時鐘和復雜性下），最多 70%邏輯密度增益（適用于內核）和高達 20% 的 SRAM 密度增益。

　　我們必須記住，并不是所有的專利都能夠成為實際的產品或制造技術——它們有時是保護潛在或試探性投資或研究場所的方法，甚至可以隱喻地燒毀競爭對手在該領域的進步。然而，Imec 從 2019 年開始的研究已經為 2 納米以下節點提出了令人印象深刻的可能改進，特別是考慮到它在精確的蝕刻分辨率范圍內但具有不同的晶體管架構時。所以它是跳轉——沒有節點跳轉。

　　英特爾現在有時間進行更多的研究，而且我們現在知道對堆疊叉板晶體管的研究至少持續到 2020 年 6 月。而且我們還知道，半導體制造規劃和研究是令人難以置信的長尾。英特爾首席執行官 Pat Gelsinger在 2008 年首次提到10 納米技術——現在是Intel 7——當時他仍擔任首席技術官，理由是他看到了“一條清晰的道路”。這種清晰的方式只有在今年的 Alder Lake 中才真正體現出來，這表明了前沿半導體制造的資本需求。Intel 7 可能來晚了，但 Alder Lake 打破超頻的世界紀錄。

　　目前尚不清楚英特爾是否會在 2nm 工藝中選擇堆疊叉板架構，或者是否希望更早地獲得其設計優勢。但英特爾提交了專利申請，這最終意味著該設計具有一定的價值。該公司似乎比我們更了解這項技術的可行性。