英特爾、三星和臺積電這三家領先的芯片代工廠已開始做出關鍵舉措，為未來幾代芯片技術吸引更多訂單，并為大幅提高性能和縮短定制設計的交付時間創造了條件。
與過去由單一行業路線圖決定如何進入下一個工藝節點不同，這三家世界最大的晶圓代工廠正越來越多地開辟自己的道路。但他們都朝著同一個大方向前進，即采用 3D 晶體管和封裝、一系列使能和擴展性技術，以及規模更大、更多樣化的生態系統。但是，他們在方法論、架構和第三方支持方面出現了一些關鍵性的差異。
三者的路線圖都顯示，晶體管的擴展將至少持續到 18/16/14 埃米（1 埃米等于 0.1nm）的范圍，并可能從納米片和 forksheet FET 開始，在未來的某個時間點出現互補 FET（CFET）。主要驅動因素是人工智能（AI）/ 移動計算以及需要處理的數據量激增，在大多數情況下，這些設計將涉及處理元件陣列，通常具有高度冗余和同質性，以實現更高的產量。
在其他情況下，這些設計可能包含數十個或數百個 Chiplet（小芯片或芯粒），其中一些 Chiplet 專為特定數據類型而設計，而其他芯片則用于更一般的處理。這些芯片以 2.5D 配置安裝在基板上，這種方法因簡化高帶寬存儲器（HBM）的集成而在數據中心和移動設備中獲得了廣泛的應用。移動設備還包括其他功能，如圖像傳感器、電源和用于非關鍵功能的附加數字邏輯。這三家代工廠也都在開發全 3D-IC 產品。此外，還將提供混合選項，即邏輯堆疊在邏輯上并安裝在基板上，但與其他功能分開，以盡量減少熱量等物理影響，這種異構配置被稱為 3.5D 和 5.5D。
快速和大規模定制
與過去相比，最大的變化之一就是能更快地將特定領域的設計推向市場。雖然這聽起來很普通，但對于許多尖端芯片來說，這是激烈競爭所必需的，它要求從根本上改變芯片的設計、制造和封裝方式。要使這一方案奏效，需要標準、創新連接方案和工程學科的組合。而在過去，這些學科之間即使有互動，也很有限。
這有時也被稱為 " 大規模定制 "，包括通常的功率、性能和面積 / 成本（PPA/C）權衡，以及快速組裝選項。這就是異構 Chiplet 的前景，從擴展的角度來看，它標志著摩爾定律的下一階段（即集成電路上可容納的晶體管數目翻倍）。十多年來，整個半導體生態系統一直在為這一轉變逐步奠定基礎。
但是，如何讓異構 Chiplet（基本上是來自多個供應商和代工廠的加固 IP）協同工作，既是一項必要的工程挑戰，也是一項艱巨的工程挑戰。第一步是以一致的方式將 Chiplet 連接在一起，以實現可預測的結果，而這正是代工廠花費大量精力的地方，尤其是在通用 Chiplet 互連（UCIe）和 Bunch of Wires（BoW）標準方面。雖然這種連接性是三者的關鍵要求，但也是分歧的主要領域之一。
在全面集成 3D-IC 之前，英特爾代工廠目前的解決方案是開發業內人士所稱的針對 Chiplet 的 " 插槽 "。英特爾代工廠不是為商業市場確定每個 Chiplet 的特性，而是定義規格和接口，這樣 Chiplet 供應商就可以開發這些功能有限的微型芯片，以滿足這些規格要求。這解決了商業 Chiplet 市場的一大絆腳石。從數據速度到熱管理和噪聲管理，所有部件都需要協同工作。
英特爾的方案在很大程度上依賴于 2014 年首次推出的嵌入式多芯片互連橋（EMIB）。英特爾技術開發副總裁 Lalitha Immaneni 說："EMIB 底座真正酷的地方在于，你可以添加任意數量的 Chiplet。我們在設計中使用的 IP 數量沒有限制，也不會增加中間件的尺寸，因此它的成本效益很高，而且與工藝無關。我們提供了一個封裝裝配設計工具包，它就像傳統的裝配 PDK（工藝設計套件）。我們提供設計規則、參考流程，并告知允許的結構。EMIB 還會提供我們在裝配時所需的任何輔助材料。"
根據設計的不同，封裝中可能會有多個 EMIB，并輔以熱界面材料（TIM），以疏導可能滯留在封裝內的熱量。隨著封裝內計算量的增加，以及基板變薄以縮短信號傳輸距離，熱接口材料變得越來越常見。
但是，基板越薄，散熱效果就越差，這可能導致熱梯度隨工作負荷而變化，因此難以預測。要消除這些熱量，可能需要 TIM、額外的散熱器，甚至可能需要微流體等更奇特的冷卻方法。
臺積電和三星也提供橋接器。三星在 RDL（再分布層，是添加到集成電路或微芯片中以重新分配電氣連接的金屬層）內部嵌入了橋接器，并將其稱為 2.3D 或 I-Cube ETM。部分集成工作將預先在已知的良好模塊中完成，而不是依賴插槽方法。
Arm CEO Rene Haas 在最近一次三星代工廠活動的主題演講中說：" 將兩個、四個或八個 CPU 集成到一個系統中，這是非常成熟的客戶知道如何去做的事情。但是，如果你想構建一個擁有 128 個 CPU 的 SoC，并將其連接到神經網絡、內存結構、與 NPU 接口的中斷控制器、連接到另一個 Chiplet 的片外總線，這將是一項艱巨的工作。在過去的一年半時間里，我們看到很多人都在構建這些復雜的 SoC，希望從我們這里得到更多。"
三星還一直在針對特定市場，建立 Chiplet 供應商聯盟。最初的概念是由一家公司制造 I/O 芯片，另一家公司制造互連芯片，第三家公司制造邏輯芯片，當這種做法被證明可行時，再加入其他公司，為客戶提供更多選擇。
臺積電已經嘗試了許多不同的方案，包括 RDL 和非 RDL 橋接、扇出、2.5D CoWoS（Chip On Wafer On Substrate）和系統集成芯片（SoIC），這是一種 3D-IC 概念，使用非常短的互連線將 Chiplet 封裝并堆疊在基板內。事實上，臺積電幾乎為每種應用都提供了工藝設計套件，并一直積極為高級封裝開發組裝設計套件，包括與之配套的參考設計。
面臨的挑戰是，愿意投資這些復雜封裝的代工廠客戶越來越需要非常定制化的解決方案。為了解決這一問題，臺積電推出了 "3Dblox" 新語言，這是一種自上而下的設計方案，融合物理和連接構造，允許在兩者之間應用斷言。這種沙盒方法允許客戶利用任何一種封裝方法，例如 InFO、CoWoS 和 SoIC。這對臺積電的商業模式也至關重要，因為該公司是三家代工廠中唯一一家純粹的晶圓代工廠——盡管英特爾和三星在最近幾個月都獨立了他們的代工業務。
臺積電先進技術和掩模工程副總裁 Jim Chang 在 2023 年 3Dblox 首次推出時的一次演講中說：" 我們的出發點是模塊化概念。我們可以用這種語言語法加上斷言來構建完整的 3D-IC 堆疊。"
Jim Chang 說，這是因為物理和連接設計工具之間缺乏一致性。但他補充說，一旦開發出這種方法，就能在不同的設計中重復使用 Chiplet，因為大部分特性已經明確定義，而且設計是模塊化的。
▲臺積電 3Dblox 方法
三星隨后于 2023 年 12 月推出了自己的系統描述語言 3DCODE。三星和臺積電都聲稱自己的語言是標準，但他們更像是新的代工規則，因為這些語言不太可能在自己的生態系統之外使用。英特爾的 2.5D 方法不需要新的語言，因為其規則是由插槽規格決定的，這就為 Chiplet 開發人員縮短了上市時間，并提供了一種更簡單的方法，從而權衡了一些定制化。
Chiplet 的挑戰
Chiplet 的優勢顯而易見，他們可以在任何合理的工藝節點上獨立設計，這對模擬功能尤為重要。但是，如何將這些元件組合在一起并獲得可預測的結果，一直是一項重大挑戰。事實證明，美國國防高級研究計劃局（DARPA）最初提出的類似樂高積木的架構方案比最初設想的要復雜得多，需要廣泛的生態系統不斷做出巨大的努力才能使其發揮作用。
Chiplet 需要精確同步，以便及時處理、存儲和檢索關鍵數據。否則，就會出現時序問題，即一項計算延遲或與其他計算不同步，從而導致延遲和潛在的死鎖。在任務或安全關鍵型應用中，一秒鐘的損失都可能造成嚴重后果。
簡化設計流程是一項極其復雜的工作，尤其是在特定領域的設計中，不能一刀切。所有三家代工廠的目標都是為開發高性能、低功耗芯片的公司提供更多選擇。據估計，目前 30%~35% 的尖端設計啟動都掌握在谷歌、Meta、微軟和特斯拉等大型系統公司手中，尖端芯片和封裝設計的經濟性已發生重大變化，PPA/C 計算公式和權衡也是如此。
為這些系統公司開發的芯片可能不會進行商業銷售。因此，如果他們能實現更高的每瓦特性能，那么設計和制造成本就能被更低的冷卻功率和更高的利用率所抵消，從而可能減少服務器數量。反之，在移動設備和商品服務器中銷售的芯片則相反，高昂的開發成本可以通過巨大的銷量來攤銷。采用先進封裝的定制設計的經濟性對兩者都有效，但原因卻截然不同。
縮小尺寸、提升性能和擴展
我們假定，在這些復雜的 Chiplet 系統中，會有多種類型的處理器，有些高度專業化，有些則更通用。由于功耗限制，其中僅有一部分處理器可能會在最先進的工藝節點上開發。先進的節點仍然可以提供更高的能效，從而在相同的面積上容納更多的晶體管，以提高性能。這對于人工智能 / 機器學習（ML）應用至關重要，因為要更快地處理更多數據，就需要在高度并行配置中進行更多的乘法 / 累加運算。更小的晶體管能提供更高的能效，使每平方毫米硅片能處理更多的數據，但需要改變柵極結構以防止漏電，這就是 Forksheet FET 和 CFET 即將問世的原因。
簡而言之，工藝領先仍然具有價值。率先將領先工藝推向市場有利于業務發展，但這只是更大難題中的一部分。所有三家代工廠都已宣布向埃米級范圍推進的計劃。英特爾計劃今年推出 Intel 18A（1.8nm），幾年后再推出 Intel 14A（1.4nm）。
▲英特爾路線圖
臺積電則將在 2027 年推出 A16（1.6nm）。
▲臺積電埃米時代的擴展路線圖
三星將在 2027 年的某個時候通過 SF1.4 實現 14 埃米（1.4nm），顯然將跳過 18 埃米（1.8nm）、16 埃米（1.6nm）。
▲三星的工藝擴展路線圖
從工藝節點的角度來看，所有三家代工廠都處于同一軌道上。但進步不再僅僅與工藝節點相關。人們越來越關注特定領域的延遲和每瓦性能，而這正是在真正的 3D-IC 配置中堆疊邏輯的優勢所在，即使用混合鍵合將 Chiplet 連接到基板和彼此之間。在平面芯片上通過導線移動電子仍然是最快的（假設信號不需要從芯片的一端傳輸到另一端），但在其他晶體管上堆疊晶體管是次佳選擇，在某些情況下甚至比平面 SoC 更好，因為某些垂直信號路徑可能更短。
在最近的一次演講中，三星晶圓代工業務開發副總裁兼負責人 Taejoong Song 展示了一個路線圖，其特點是將邏輯疊加安裝在基板上，將 2nm（SF2）晶粒與 4nm（SF4X）晶粒組合在一起，兩者都安裝在另一個基板上。這基本上是 2.5D 封裝上的 3D-IC，也就是前面提到的 3.5D 或 5.5D 概念。Taejoong Song 表示，晶圓代工廠將從 2027 年開始在 SF2P 上堆疊 SF1.4。這種方法特別吸引人的地方在于散熱的可能性。由于邏輯與其他功能分離，熱量可以通過基板或五個暴露面中的任何一面從堆疊的芯片中導出。
▲三星的 AI 3D-IC 架構
與此同時，英特爾將利用其 Foveros Direct 3D 技術在邏輯上堆疊邏輯，可以是面對面堆疊，也可以是背對背堆疊。根據英特爾的一份新白皮書，這種方法允許來自不同代工廠的芯片或晶圓，連接帶寬由銅孔間距決定。白皮書指出，第一版將使用 9 微米的銅孔間距，而第二代將使用 3 微米的間距。
▲英特爾 fooveros Direct 3D
英特爾的 Lalitha Immaneni 說：" 真正的 3D-IC 將采用 Foveros 和混合鍵合技術。你不能再走傳統的設計路線，把它放在一起并進行驗證，然后發現‘哎呀，有問題’。不能再這樣做了，因為這會影響產品的上市時間。因此，你真的需要提供一個沙盒，使其具有可預測性。但即使在進入詳細設計環境之前，我也要進行機械 / 電氣 / 熱分析。我想看看連接情況，以免出現開路和短路。3D-IC 的負擔更多在于代碼設計，而不是執行。"
Foveros 允許將有源邏輯芯片堆疊在另一個有源或無源芯片上，基礎芯片用于連接 36 微米間距封裝中的所有芯片。通過利用先進的排序技術，英特爾聲稱可以保證 99% 的已知良品率，以及 97% 的組裝后測試良品率。
臺積電的 CoWoS 則已被英偉達和 AMD 用于人工智能芯片的高級封裝。CoWoS 本質上是一種 2.5D 方法，通過硅通孔使用內插器連接 SoC 和 HBM 存儲器。該公司的 SoIC 計劃更為雄心勃勃，將邏輯存儲器和傳感器等其他元件一起封裝在生產線前端的 3D-IC 中。這可以大大縮短多層、多尺寸和多功能的組裝時間。臺積電聲稱，與其他 3D-IC 方法相比，其鍵合方案能實現更快、更短的連接。一份報告稱，蘋果公司將從明年開始使用臺積電的 SoIC 技術，而 AMD 也將擴大這種方法的使用范圍。
其他創新
工藝和封裝技術的到位為更廣泛的競爭選擇打開了大門。與過去由大型芯片制造商、設備供應商和 EDA 公司確定芯片路線圖的情況不同，Chiplet 世界為終端客戶提供了做出這些決定的工具。這在很大程度上要歸功于封裝所能容納的功能數量與 SoC 的網孔限制所能容納的功能數量之比。封裝可以根據需要進行水平或垂直擴展，在某些情況下，僅通過垂直平面規劃就能提高性能。
但是，考慮到云計算和邊緣技術的巨大商機，特別是人工智能在各地的推廣，三大代工廠及其生態系統正在競相開發新的功能和特性。在某些情況下，這需要利用他們已有的技術。在其他情況下，則需要全新的技術。
例如，三星已經開始詳細介紹有關定制 HBM 的計劃，其中包括 3D DRAM 堆棧及其下的可配置邏輯層。這是第二次采用這種方法。早在 2011 年，三星和美光就共同開發了混合內存立方體（HMC），將 DRAM 堆棧封裝在一層邏輯層上。在 JEDEC 將 HBM 變成標準后，HBM 贏得了這場戰爭，而 HMC 則基本消失了。但是，HMC 方法除了時機不對之外，并沒有其他問題。
在新形式下，三星計劃提供定制的 HBM 作為選項。內存是決定性能的關鍵因素之一，在內存和處理器之間更快地讀寫和來回移動數據的能力會對性能和功耗產生很大影響。如果內存的大小適合特定的工作負載或數據類型，而且部分處理工作可以在內存模塊內完成，從而減少需要移動的數據，那么這些數據就會大大提高。
與此同時，英特爾正在研究一種更好的方法，為密集的晶體管提供電源，隨著晶體管密度和金屬層數的增加，這將是一個長期存在的問題。過去，電源是從芯片頂部向下輸送的，但在最先進的節點上出現了兩個問題。其一是如何為每個晶體管提供足夠的功率。其二是噪聲，噪聲可能來自電源、基板或電磁干擾。噪聲需要屏蔽，但由于電介質和電線越來越薄，這在每個新節點上都變得更加困難。如果沒有適當的屏蔽，噪聲會影響信號完整性。
通過芯片背面供電可最大限度地減少此類問題，并減少布線擁塞。但這也增加了其他挑戰，包括如何在不破壞結構的情況下在更薄的基板上鉆孔。英特爾顯然已經解決了這些問題，計劃今年提供PowerVia 背面供電方案。
臺積電表示，計劃于 2026/2027 年在 A16 工藝提供背面供電。三星的計劃也大致相同，將在 SF2Z（2nm）工藝中實現。
英特爾還宣布了玻璃基板計劃，玻璃基板比 CMOS 具有更好的平面度和更低的缺陷率。這在先進節點上尤為重要，因為即使是納米級的凹坑也會造成問題。與背面供電一樣，玻璃基板的處理問題也層出不窮。好的一面是，玻璃的熱膨脹系數與硅相同，因此它與硅元件（如 Chiplet）的膨脹和收縮兼容。經過多年的觀望，玻璃突然變得非常有吸引力。事實上，臺積電和三星都在研究玻璃基板，整個行業都開始使用玻璃進行設計、處理玻璃而不使其破裂，并對玻璃進行檢測。
與此同時，臺積電非常重視生態系統的建設和工藝產品的拓展。許多業內人士表示，臺積電的真正優勢在于能夠為幾乎任何工藝或封裝提供工藝開發套件。據報道，臺積電生產了全球約 90% 的最先進芯片，在先進封裝方面的經驗也是所有代工廠中最豐富的，而且擁有最大、最廣泛的生態系統，這一點非常重要。
該生態系統至關重要。芯片行業是如此復雜多變，沒有一家公司能做到面面俱到。未來的問題將是這些生態系統的真正完整程度，尤其是在工藝數量持續增長的情況下。例如，電子設計自動化（EDA）供應商是必不可少的推動者，任何工藝或封裝方法要想取得成功，設計團隊都需要自動化。但是，工藝和封裝選項越多，EDA 供應商就越難支持每一個增量變化或改進，而且從發布到交付之間的滯后時間也可能越長。
結論
考慮到最近的供應鏈問題和地緣政治，美國和歐洲認為，需要重新進行 " 離岸生產 " 和 " 友岸外包 "。對半導體工廠、設備、工具和研究的投資是前所未有的。這對三家最大的代工廠有何影響還有待觀察，但這無疑為共封裝光學（CPO）、大量新材料和低溫計算等新技術提供了一些動力。
所有這些變化對市場份額的影響越來越難以追蹤。這已不再是哪家代工廠以最小的工藝節點生產芯片的問題，甚至也不再是芯片出貨量的問題。一個先進的封裝可能有幾十個 Chiplet。真正的關鍵是能否快速、高效地提供對客戶至關重要的解決方案。在某些情況下，驅動因素是每瓦性能，而在另一些情況下，則可能是時間結果，功率是次要考慮因素。還有一些情況下，可能是多種功能的組合，而只有其中一家領先的代工廠才能提供足夠數量的這些功能。但顯而易見的是，代工廠的競爭比以往任何時候都要復雜得多，而且變得越來越復雜。在這個高度復雜的世界里，簡單的比較標準已不再適用。
