5月14日消息，據(jù)EEnews europe報(bào)道，西門子EDA（Siemens EDA）設(shè)計(jì)驗(yàn)證技術(shù)副總裁兼總經(jīng)理 Abhi Kolpekwar 表示，目前首次流片成功率（應(yīng)該指的是基于尖端制程工藝的芯片）正在下降，已經(jīng)從 2020 年的 32% 和2022 年的 24% 下降到 2024 年的 14%。
“這在 ASIC 和 FPGA 中都是一個(gè)令人驚訝和令人震驚的下降，”Abhi Kolpekwar說(shuō)。這是一個(gè)非常大的問(wèn)題，其原因可以追溯到目前客戶流片的設(shè)計(jì)復(fù)雜性。
Siemens EDA公司開發(fā)了一套互鎖的工具，用于使用 AI 代理驗(yàn)證設(shè)計(jì)，以嘗試解決這個(gè)問(wèn)題。
“第二個(gè)問(wèn)題是時(shí)序約束。75% 的項(xiàng)目落后于計(jì)劃。然后，熟練的工程師只能滿足 20% 的需求，因此目前 80% 的需求沒有得到滿足。”Abhi Kolpekwar表示：“我的業(yè)務(wù)就是幫助人們?cè)诹髌皩?duì)他們的設(shè)計(jì)進(jìn)行功能驗(yàn)證，盡快、盡早地發(fā)現(xiàn)設(shè)計(jì)中的任何錯(cuò)誤。錯(cuò)誤在系統(tǒng)中停留的次數(shù)越多，它們的成本就越高，因此計(jì)劃是在越早期的時(shí)候盡可能多地捕捉它們，這樣人們就不需要重新設(shè)計(jì)了。”
“僅僅生產(chǎn)更快的模擬器是不夠的。我們需要更快的引擎、更快的工程師（通過(guò)自動(dòng)化任務(wù)和分析）以及更少的工作負(fù)載。所有這些都使最終用戶的總生產(chǎn)力提高了 5 倍，”Abhi Kolpekwar說(shuō)。
目前Siemens EDA推出的Questa One 具有三個(gè)要素，具有新的模擬引擎、驗(yàn)證工具和驗(yàn)證 IP，所有這些都使用生成式 AI 和 AI 代理。這些工具正在被 ARM、Mediatek、Rambus 和 Microsoft 使用。
例如，智能創(chuàng)建工具采用設(shè)計(jì)要求，并將其轉(zhuǎn)化為設(shè)計(jì)要求，以便使用 Generative AI 進(jìn)行形式化驗(yàn)證。智能回歸工具可識(shí)別故障模式，并使用預(yù)測(cè)性 AI 快速調(diào)試問(wèn)題。
“您無(wú)需運(yùn)行數(shù)千次回歸測(cè)試，只需針對(duì)任何設(shè)計(jì)更改運(yùn)行幾百次優(yōu)化測(cè)試。此外，還可以預(yù)測(cè)可能失敗的測(cè)試用例，并且這些測(cè)試用例首先排序，這樣如果回歸失敗，您就不必運(yùn)行其余的測(cè)試，”Abhi Kolpekwar說(shuō)。“這就是我們使用 AI 來(lái)減少工作量的方式。”
智能引擎可以訪問(wèn)所有設(shè)計(jì)數(shù)據(jù)庫(kù)和測(cè)試平臺(tái)，以加速數(shù)據(jù)計(jì)算，加速仿真，而智能調(diào)試工具使用 AI 來(lái)識(shí)別故障并為特定代碼提供根本原因分析。
Siemens EDA開發(fā)了一種新的仿真引擎，支持具有自動(dòng)分區(qū)的并行仿真、功能安全仿真以及靜態(tài)和動(dòng)態(tài)功耗分析。
在運(yùn)送給客戶之前，AI 會(huì)根據(jù) Siemens EDA 中的標(biāo)準(zhǔn)文檔進(jìn)行訓(xùn)練，并且模型將使用帶有檢索增強(qiáng)生成 （RAG） 的本地訓(xùn)練模型進(jìn)行訓(xùn)練。這簡(jiǎn)化了驗(yàn)證工具鏈。
“您可以將生成式 AI 代碼生成用于測(cè)試臺(tái)，也可以用于運(yùn)行形式檢查器，但這還不夠，”Abhi Kolpekwar說(shuō)。“您可以從設(shè)計(jì)需求文檔中選取部分，并直接從文檔中生成結(jié)果。”
QuestaOne 驗(yàn)證工具鏈的另一部分是無(wú)激勵(lì)驗(yàn)證 （SFV），用于靜態(tài)和形式驗(yàn)證，無(wú)需仿真平臺(tái)即可發(fā)現(xiàn)錯(cuò)誤。
“SFV 的想法使用 GenAI、LLM、預(yù)測(cè)和分析 AI 將靜態(tài)和形式分析相結(jié)合，而不是在用戶提出問(wèn)題的地方啟動(dòng) linter，我們應(yīng)用 linter，找到違規(guī)并自動(dòng)修復(fù)，然后運(yùn)行 RTL 到 TRL 等效性檢查。”Abhi Kolpekwar說(shuō)。
Verification IQ 工具使用分析 AI 和生成式 AI 來(lái)自動(dòng)執(zhí)行任務(wù)和工作負(fù)載。這來(lái)自 2023 年Siemens EDA對(duì) Avery Design Systems 的收購(gòu)。
Abhi Kolpekwar表示：“我們正在構(gòu)建該基準(zhǔn)協(xié)議技術(shù)，通過(guò)驗(yàn)證 IP 生態(tài)系統(tǒng)引入測(cè)試用例和 AI 應(yīng)用程序的基礎(chǔ)設(shè)施。自從我們收購(gòu)了它們以來(lái)，我們已經(jīng)創(chuàng)建了一個(gè)驗(yàn)證 IP 生態(tài)系統(tǒng)，在 QEMU 軟件仿真和 Veloce 硬件仿真上具有可仿真和可仿真的 IP。”從汽車和 AI 加速器芯片到存儲(chǔ)設(shè)備和航空航天設(shè)計(jì)，應(yīng)用范圍廣泛。
“我們的客戶反饋如何加快復(fù)雜設(shè)計(jì)速度，自動(dòng)化任務(wù)以更快地完成任務(wù)，并幫助設(shè)計(jì)驗(yàn)證經(jīng)理節(jié)省資源，”Abhi Kolpekwar 說(shuō)。
“Questa One 智能驗(yàn)證解決方案提高了我們?cè)趥鹘y(tǒng)本地和云部署中的驗(yàn)證效率，”Arm生產(chǎn)力工程主管 Karima Dridi 表示，“作為使用高性能 Questa One Sim 高級(jí)功能仿真器運(yùn)行大型 EDA 工作負(fù)載的早期采用者，我們觀察到最新 AArch64 架構(gòu)在性能、成本效益和回歸時(shí)間縮短方面的改進(jìn)。”
聯(lián)發(fā)科技車聯(lián)網(wǎng)技術(shù)部高級(jí)技術(shù)經(jīng)理Chienlin Huang表示：“作為Siemens Questa One 智能驗(yàn)證解決方案的早期影響者，聯(lián)發(fā)科技已經(jīng)能夠利用形式驗(yàn)證和仿真技術(shù)提高我們工程師在整個(gè)驗(yàn)證過(guò)程中的生產(chǎn)力。“Questa One Property Assist 利用生成式 AI 為我們節(jié)省了數(shù)周的工程時(shí)間，而 Questa One Regression Navigator 可以預(yù)測(cè)哪些仿真測(cè)試最有可能失敗，首先運(yùn)行它們，并節(jié)省數(shù)天的回歸和調(diào)試時(shí)間。”
“Questa One DFT （QDX） 仿真利用先進(jìn)的以 DFT 為中心的仿真功能，提供比現(xiàn)有仿真解決方案更快的性能，將我們的驗(yàn)證時(shí)間從數(shù)周縮短到數(shù)天，”Microsoft DFT 總監(jiān) Claudia Muia-Tartevet 說(shuō)。“除了這些令人印象深刻的加速之外，在 Microsoft 的 Azure Cobalt 100 平臺(tái)上，QDX 還提供了高達(dá) 20% 的性能提升，為我們的 EDA 工作負(fù)載釋放了更高的效率。”
Rambus 硅 IP 工程副總裁 Susheel Tadikonda 表示：“西門子的 Questa One 智能驗(yàn)證改進(jìn)并簡(jiǎn)化了我們的驗(yàn)證流程，使我們能夠通過(guò)適用于 PCIe、CXL 和 HBM 接口的最先進(jìn)的硅 IP 解決方案來(lái)處理生成式 AI 等新時(shí)代的數(shù)據(jù)中心工作負(fù)載。利用完整的 Questa One 解決方案，包括仿真、靜態(tài)和形式分析以及驗(yàn)證 IP 技術(shù)，通過(guò)對(duì) SoC 和小芯片設(shè)計(jì)的 IP 解決方案進(jìn)行全面驗(yàn)證，增強(qiáng)了客戶的信心。”
