采集模塊有四個模擬通道，每個模擬通道都有獨立的信號調(diào)理電路、ADC和在板數(shù)據(jù)緩存。在系統(tǒng)控制器FPGA1的控制下，當滿足預設的觸發(fā)條件時，將A/D轉(zhuǎn)換后的數(shù)據(jù)送入SDRAM，然后計算機將數(shù)據(jù)讀入進行分析和保存。
2 PCI/PXI接口的實現(xiàn)
　　PCI/PXI接口需要設計PCI控制器、Back-end接口，并且需要滿足CPCI規(guī)范的電氣要求。這些電氣要求包括電源解耦、信號分支(stub)終結(jié)、信號分支長度約束、熱插拔、3.3V/5V信號環(huán)境等。多通道高速數(shù)據(jù)采集模塊采用Verilog HDL在EP1C6Q144中實現(xiàn)32位Slave PCI控制器、Back-end接口，通過它來實現(xiàn)儀器模塊與計算機之間的通信，如圖2所示。

　　通常為滿足電信等應用，當CPCI單板出現(xiàn)故障時，要求在整個系統(tǒng)不停機的情況下允許帶電拔出故障板并插入備份板進行維護。一般情況下PXI儀器不需要熱插拔，3U尺寸的PXI卡外形又很小，布局布線不便。本設計沒有采用熱插拔。
　　PXI模塊的PCI信號應能兼容PCI 3.3V/5V信號環(huán)境。如果PXI底板的碼鍵是鎘黃色則是3.3V信號環(huán)境，亮藍色則是5V信號環(huán)境，沒有碼鍵則為3.3V/5V通用信號環(huán)境。本設計采用IDT的電平轉(zhuǎn)換芯片QS3861，以兼容PCI 3.3V和PCI 5V信號環(huán)境。同時，芯片導通時的典型阻抗為10Ω，滿足信號stub終結(jié)電阻的要求。
3 PXI儀器同步機制的實現(xiàn)
　　被測對象(DUT)可能有數(shù)個緩變信號、混合信號，或眾多個相互關(guān)聯(lián)的信號。數(shù)個緩變信號的測試只需簡單測試設備就可以完成，實時時鐘也可以保證時間精度?；旌闲盘柡捅姸嘞嗷リP(guān)聯(lián)信號的測試，既有測試也有激勵，需要一臺或多臺儀器，所構(gòu)成的測試系統(tǒng)就是綜合測試系統(tǒng)，系統(tǒng)中的每個模塊必須具有精確的同步和控制以達到同時操作。從這個角度考慮，通常要求儀器底板提供一個精密的系統(tǒng)參考鐘、一套觸發(fā)總線、通過前面板提供接收或發(fā)送到其他儀器的時鐘和觸發(fā)信號接口。PXI底板包括系統(tǒng)參考鐘、PXI觸發(fā)總線、星形觸發(fā)總線等資源。開發(fā)人員可以利用這些資源設計精密而靈活的時基和觸發(fā)控制器，以實現(xiàn)多臺儀器的同步和控制。
　　(1)PXI底板提供了一個公共的參考時鐘，每個外設槽都有一個PXI_CLK10 TTL鐘，從鐘源到每個槽的布線等長，兩槽之間的信號偏移小于1ns。
　　(2)PXI 規(guī)范定義了八個觸發(fā)信號用于模塊間的同步和通信，時鐘、觸發(fā)和握手信號共享這個觸發(fā)總線，覆蓋一個總線段。PXI TRIG總線允許傳輸不同頻率的采樣時鐘，多個模塊可以直接共享這個采樣時鐘，其時鐘脈沖的傾斜精度小于10ns。PXI規(guī)范建議采用PXI_TRIG^[7]信號線,用于發(fā)送或接收采樣時鐘。在上電時，這些信號應處于高阻態(tài)。
　　(3)PXI提供了一個超高性能的星形觸發(fā)總線，同參考時鐘一樣，星形觸發(fā)信號是由位于第一外設槽的星形觸發(fā)控制器將信號點對點沿著等長的信號線傳送給其他外設槽，其信號抖動小于1ns，覆蓋兩個總線段。
　　對于PXI儀用模塊的設計，應考慮其在綜合測試系統(tǒng)中的應用，前面板至少需要一個時鐘輸入、一個雙向觸發(fā)線，結(jié)合儀器本地自洽的時鐘和觸發(fā)總線，方能建立一套完備的同步機制。
3.1 PXI儀用模塊精密時基的設計
　　通常一個PXI儀用模塊應有三個時基源： PXI_CLK10參考時鐘、外部（前面板）10MHz參考時鐘或65MHz時基、PXI_TRIG^[7]或PXI_STAR提供的采樣鐘。模塊精密時基的設計包括時基的生成和傳送。由于A/D轉(zhuǎn)換器的采樣時鐘頻率為65MHz，所以模塊的時基頻率可以定為65MHz。如果利用10MHz參考時鐘，還必須通過PLL進行倍頻，顯然倍頻系數(shù)不是整數(shù)。當不同的模塊利用PXI_CLK10獲取65MHz采樣鐘作為時基時，不同模塊間的采樣鐘很難達到相位同步。為了保證所有模塊同步，如前所述，可將這個采樣鐘通過PXI_TRIG^[7]、PXI_STAR[0:12]傳送給其他外設槽。對于多臺儀器的同步應用，最好通過用戶前面板由外部提供時基源。
　　由于有多個時基源，且通常時鐘的電平是TTL電平，可采用5V耐壓的電平轉(zhuǎn)換多路復用/解復器進行選擇。這里選用SN74CB3T3253和SN74CBT16244，其傳播時延均小于0.25ns。EP1C6Q248內(nèi)部有兩個PLL，一個PLL用來從10MHz參考鐘獲取時基，一個用于獲取數(shù)據(jù)傳輸和SDRAM控制器的80MHz時鐘。精密時基的獲取和源出電路如圖3所示。時基源的選擇和時基信號的源出由用戶通過軟件進行配置。

3.2 觸發(fā)控制器的設計
　　除了上述的精密時基，儀器同步機制的另外一個關(guān)鍵是觸發(fā)系統(tǒng)。不論是簡單測試系統(tǒng)還是綜合測試系統(tǒng)，一個測試系統(tǒng)的動作起點（epoch）依賴于一定的事件。事件有簡單的，如一個信號電平的變化，較為復雜的是多個信號的組合變化，如熟知的邏輯分析儀。對于綜合測試系統(tǒng)，激勵信號和測試信號就更多，而且是相互關(guān)聯(lián)的，一般意義上，激勵信號集和測試信號集可以用狀態(tài)空間來描述和分析，而事件就是狀態(tài)空間的某種遷移，單個信號的變化和數(shù)個信號的組合變化則是狀態(tài)空間遷移的特例。在對同一個被測對象進行測試時，為保證儀器的某個模塊上所發(fā)生的事件能同時通知到其他模塊或儀器，通常采用一套硬件觸發(fā)機制或精密時鐘協(xié)議來實現(xiàn)，如最新架構(gòu)的LXI儀器采用PTP來實現(xiàn)儀器的同步。實際上硬件觸發(fā)機制只有硬件延遲，而采用協(xié)議實現(xiàn)同步的儀器的精度很難做到ns級，如LXI的同步精度為亞微秒級，故LXI規(guī)范仍保留了硬件觸發(fā)機制即A類LXI來滿足對同步精度要求較高的應用。PXI是通過硬件觸發(fā)機制來實現(xiàn)儀器同步動作的，通過PXI_STAR總線、PXI TRIG總線實現(xiàn)儀器系統(tǒng)中各模塊發(fā)生的事件的相互通知。根據(jù)觸發(fā)電路的實現(xiàn)方式不同分為PXI同步觸發(fā)" title="同步觸發(fā)">同步觸發(fā)和PXI異步觸發(fā)，同步觸發(fā)的參考鐘為PXI_CLK10，有一定的時序要求。
　　PXI儀用模塊的觸發(fā)源有:用于不同儀器同步的外部TTL觸發(fā)源（同步觸發(fā)或異步觸發(fā)）、外部模擬電平變化觸發(fā)源（上升沿觸發(fā)源或下降沿觸發(fā)源）、PXI_STAR觸發(fā)源、PXI TRIG觸發(fā)源、軟件觸發(fā)源等。多通道高速數(shù)據(jù)采集模塊通過PXI_STAR總線或PXI TRIG總線傳送給其他模塊或通過外部雙向觸發(fā)信號線傳送給其他儀器的觸發(fā)源采用PXI同步觸發(fā)，由于采樣時鐘頻率遠高于PXI_CLK10頻率，在不違背PXI同步觸發(fā)時序要求的前提下，同步觸發(fā)的參考時鐘可以是儀用模塊的時基，這樣構(gòu)建的綜合測試系統(tǒng)的同步精度可以達到理想的情況。多通道高速數(shù)據(jù)采集模塊的觸發(fā)結(jié)構(gòu)如圖4所示。最終處理的觸發(fā)信號送給FPGA1中的采樣和存儲控制模塊，有選擇地通過PXI觸發(fā)總線送給其他PXI模塊，以及通過外部觸發(fā)信號送給其他儀器。

　　此外，根據(jù)相對于事件的同步時機的不同，觸發(fā)分為負延遲觸發(fā)（Pre-trigger）、零延遲觸發(fā)（Post-trigger）、正延遲觸發(fā)（Delay-trigger）等模式，通過硬件和軟件共同實現(xiàn)。實測表明，當信號發(fā)生器的同一個信號輸出到不同采集模塊上，在不同觸發(fā)模式下，其波形在時間上完全重合，達到了儀器的同步要求。
4 EMC設計
　　PXI是個儀用平臺，對機箱環(huán)境已經(jīng)做了充分的EMC設計，PXI底板通過PXI J1、J2連接器向PXI模塊供電。PXI模塊通常分為模擬和數(shù)字兩個部分，模擬部分靠近前面板，數(shù)字部分靠近PXI連接器。為了增強PXI儀用模塊的抗干擾性能并避免對其他模塊的干擾，PXI模塊還需要針對PXI機箱的結(jié)構(gòu)特點精心設計電源，特別是參考地平面的安排。
　　由于儀用模塊通常是模/數(shù)混合電路，將模擬地與數(shù)字地隔離，模擬地與前面板相連，則數(shù)字電路的電流回路通過PXI連接器回到底板地，模擬電路" title="模擬電路">模擬電路的電流回路只能通過前面板→PXI底板的金屬框架（或者金屬機箱）這一通路直接流回大地，有效地避免了數(shù)字電路通過電源或地對模擬電路的干擾，如圖5所示。但兩個地若完全隔離，熱拔時前面板與PXI底板和機箱的聯(lián)結(jié)將脫離，模擬電路的電流回路斷開，造成靜電無法釋放，因此在兩個地平面之間串上一個比數(shù)字地到底板地之間的阻值高得多的電阻來解決模擬電路的靜電釋放問題，這個電阻值通常在10Ω～100kΩ之間選擇。模擬電源采用π型濾波，電感兩端的解耦電容分別與數(shù)字地和模擬地相連。