0 引 言
在信號采集處理、數字通信、自動檢測和多媒體技術等領域，數／模轉換器往往是不可缺少的部分。近年來，電子通信市場的快速發展，尤其是高清晰電視 (HDTV)和無線通信網絡的開發應用，大大增加了對轉換器速度和精度的要求。高清晰電視逐漸在人們的生活中普及，為了使HDTV得到更好的性能，就要有更高速和更高精度的DAC，因為高速更有利于減少圖像閃爍和眼部疲勞，高精度可使圖像更清晰。同時還要求設計的DAC面積小，功耗低。然而現在人們生活中常用的HDTV用DAC的分辨率一般為8位或者更高，采樣率為500 MHz左右。這里介紹一個適用于HDTV應用的新型8位DAC，采樣率達到1．5 GHz，功耗為21 mW。
在一般的數／模轉換器的設計中，譯碼結構通常采用分段結構。在一般的設計中，為了減少延時，通常使用鎖存器，同時配合復雜電流源結構，這種結構通常需要較大的能耗，并且采樣率不是足夠高。為了得到更高的采樣率和更好的線性度，在此基于TG結構，設計了單位電流單元矩陣和譯碼器電路，同時采用簡單的電流單元電路設計。
1 結構選擇
在此，采用電流舵型DAC設計。這是因為電壓型DAC所需元器件多，開關層數也較多，一般用于低速轉換器內；電荷型DAC隨精度的升高，面積急劇增大，而且對寄生電容敏感；電流型DAC具有高速的優勢，但不適用于低壓電路。電流舵型DAC是對電流型DAC的改進，常用于分段電路中。
數／模轉換器的譯碼方式一般分為二進制、溫度計和分段式。溫度計譯碼方式相對二進制譯碼方式，在減小DNL和INL方面有很大的優勢，但是它的缺點是電路結構復雜。將二進制碼和溫度碼結合起來，就產生了分段結構。在對匹配要求、高精度的高位采用溫度計譯碼方式；低位采用二進制碼方式，可以減少面積。這種分段結構既有二進制碼結構簡單的長處，又有溫度碼良好的線性特性。在這個設計中，提出使用電流源矩陣邏輯電路構成的高速8位DAC，根據Lin和Bult做了面積與分段比的關系圖(見圖1)，為了在速度、分辨率、功耗、芯片面積、電路性能等多個方面得到一個折衷結果，分段的高6位采用溫度計譯碼結構和低2位采用二進制譯碼結構。整個CS-DAC的結構如圖2所示。
圖2是一個說明8位分段式電流舵基本結構的例子。圖中采用6+2分段結構，高6位數字信號通過行譯碼器(Rows Decoders)、列譯碼器(Columns Decod-ers)轉換為溫度計碼，分別控制26-1=63個單位電流源，構成8×8電流源矩陣。多余的一個電流源作為Dummy器件，63個單位電流源和低2位二進制加權電流源的電流之和形成了陣列中整體電流源的電流。
2 譯碼邏輯電路
在DAC設計中，電流源單元、譯碼器和消除毛刺(噪聲)結構是重要部分，DAC的性能由這些部分決定。為了改進在高頻率動態線性，在此提出由傳輸門和晶體管組成組合邏輯譯碼電路。
2．1 傳輸門邏輯
因為NMOS管可以通過邏輯變量0傳輸，PMOS管可以通過邏輯變量1傳輸，用這兩個MOS平行放置構成互補結構。在此，可以得到傳輸門(TG)，并且對于TG，邏輯變量0，1都可以很好的傳輸。大家都知道，譯碼器之間的延遲時間是毛刺發生的主要原因，并且與全部使用CMOS邏輯電路比較，用TG設計的邏輯電路性能更好，延遲更小。經過驗證，所有二輸入邏輯門的可由傳輸門和反相器組成。作為一個事例，實現與非門邏輯，全部CMOS技術要求6只晶體管，但采用TG結構只需要5只晶體管。在內在DAC芯片上，它有兩個信號，并且有翻轉信號，因此沒有反相器的需要，因而二只晶體管被減少。實驗結果說明，芯片面積和功耗的大大減少了。
2．2 邏輯譯碼電路
為減小功耗和減少延時，應該設計最少邏輯水平的行和列譯碼，運用TG邏輯電路組成3～8位行、列譯碼器。如此從高3位得到行譯碼器和從中間3位輸入得到列譯碼器。運用TG的行譯碼器電路如圖3所示。
行譯碼器結構與列譯碼器基本相同，但沒有電源節點。使用TG邏輯譯碼器的另一巨大好處是可以減少晶體管的數量。在靜態邏輯，參考文獻[9]的譯碼器由84 只晶體管組成，但用TG結構組成的行和列譯碼器有30只晶體管，并且總數是60。這意味著芯片面積可能也被減少。較少的晶體管級數也幫助減少延時。另一方面，使用TG結構的邏輯門最大級數可減少到2級；不使用傳輸門結構的全CMOS結構的最高門級數是3，以上充分說明使用TG結構更有利減少延時和改進工作頻率。表1給出相關的參量對比。
2．3 工作原理
用行列譯碼器進行譯碼，單位電流源是導通還是截止，共有三種情況。第一種是所在行和下一行都是“1”，在這種情況下，無論列控制信號是否為“1”，該電流源均被選中。也就是說，對應的電流源開關狀態為接通狀態。第二種情況是所在的行控制信號為“1”，但是下一行的控制信號為“0”，這時，電流源是否被選中，要根據列控制信號來決定。如果列控制信號為“1”，則該電流源被選中；如果列控制信號為“0”，則該電流源不被選中，處于截止狀態。第三種情況是所在行和下一行的控制信號均為“0”，那么不管其所在列的控制信號為多少，此電流源不會被選中，處于截止狀態。TG構成的開關電路如圖4所示。
3 電流源電路及減少毛刺電路
電流源電路是DAC的重要部分，同時為了減小毛刺反應，下面將介紹減少毛刺的電路。
3．1 電流單元
一般常用的設計均采用減少電路噪聲和降低電流源的復雜結構。例如，差分電路、偏置電路、參考電流等需要很多數量的晶體管。在這個設計中，使用一個簡單的電流單元結構，并且電流源采用由二只晶體管組成的電流源單元。與其他芯片相比，電路的面積可以大大減小，如圖5所示。
根據圖6所示梯度誤差與對稱誤差的對比，在單位電流源矩陣中采用層次式對稱開關序列的布局，很好地減少了誤差。
3．2 減少毛刺的電路
在基本的電流源單元，輸出信號將是比較穩定的。在這個設計中電流源由開關電路輸出信號控制，但輸出信號不是足夠的準確。因此，為了補償這個缺點，同時改進電路的SNR，需要使用減少毛刺電路，如圖7所示。
4 實驗結果
該文設計的DAC基于O．25 μm CMOS技術，8位高速DAC適用于高清晰視頻使用，并且使用TG晶體管和電路級數的數量可以明顯減少，同時使用TG結構也可使電路延遲時間有效地減少，且毛刺也被大大減少。結果顯示：這個設計可以達到1．5 GHz采樣率和21 mW低功耗。
具體參數指標如表2所示。
5 結 語
本文提出基于新型傳輸門(TG)結構組成的電流源單元矩陣、譯碼邏輯電路和一種適用于高清晰視頻使用的高速8位CMOS電流舵數／模轉換器(CS- DAC)。應用電流源單元矩陣結構和傳輸門結構的譯碼電路能有效減少毛刺等干擾信號；采用TG結構設計的電路，可使晶體管數量和電路的延時顯著減少；基于 0．25μmCMOS技術的DAC電路設計，功耗僅為21 mW，采樣率達到1．5 GHz。仿真結果表明，電路的積分線性誤差(INL)范圍為-2～+2 LSB，微分線性誤差(DNL)為-1～+4 LSB。