ＤＤＳ是直接數字合成（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｓ）技術的簡稱，是近年來隨著數字集成電路和計算機的迅猛發展而出現的一種新的頻率合成技術。該技術從相位概念出發來對頻率進行合成。它采用數字取樣技術,將參考信號的頻率、相位、幅度等參數轉變成一組取樣函數，然后直接運算出所需要的頻率信號。由于是全數字結構，其輸出信號中含有大量雜散譜線。另外，其超寬頻帶信號也將遇到諧波電平高，從而難以抑制諧波等問題。這些問題嚴重影響了ＤＤＳ輸出信號的頻譜純度，也成為限制其應用的主要因素。本文提出了一種解決此問題的電路方案，并對如何改善信號源的頻譜質量進行了討論。

　　１ ＡＤ９９５２芯片介紹

　　１．１ ＡＤ９９５２的主要特點

　　ＡＤ９９５２是ＡＤＩ公司２００３年推出的新產品。該芯片能以早期ＤＤＳ芯片十分之一的功耗提供速度高達４００ＭＨｚ的內部時鐘，可合成高達１６０ ＭＨｚ的頻率。ＡＤ９９５２的主要性能如下：

　　●具有高達４００ＭＨｚ的內部時鐘，可單端或雙端差分輸入，并附有ＰＬＬ參考時鐘和可編程乘法器（４倍～２０倍）。

●超低功耗，１.８Ｖ時的功耗小于２５０ｍＷ。

　　●內部集成有１４位ＤＡＣ和超高速比較器，可產生高穩定度的方波輸出。

　　●內含３２位相位累加器和１９位正弦查詢表ＲＯＭ。

　　●含有可編程的相位／幅度抖動電路；可以減小由于相位截斷和ＤＡＣ量化誤差帶來的雜散。

　　●ＤＡＣ輸出相位噪聲小于－１２５ｄＢｃ／Ｈｚ／１ｋＨｚ；動態性能為：８０ｄＢ ＳＦＤＲ＠１３０ＭＨｚ（偏移±１００ｋＨｚ）。

　　●采用２線或３線串口控制，４８腳ＥＰＡＤ－ＴＱＦＰ封裝形式。

　　１．２ ＡＤ９９５２的結構原理

　　ＡＤ９９５２的內部功能框圖如圖１所示。

　　ＡＤ９９５２共有６種時鐘輸入模式，通過ＣｌｋＭｏｄｅ-Ｓｅｌｅｃｔ管腳、ＣＦＲ２＜０＞和ＣＦＲ２＜７３＞（ＣＦＲ２為２４位的第二控制功能寄存器）可決定使用哪種模式。

　　ＰＬＬ的控制則通過控制功能寄存器的５位參考時鐘倍乘器來實現（即ＣＦＲ２＜７３＞）。當編程數據在０Ｘ０４～０Ｘ１４（十進制即：４～２０）之外時，ＰＬＬ被旁路，此時ＰＬＬ處于節電狀態。實驗證明，直接使用參考晶振作時鐘時，其輸出信號的相噪、雜散電平、ＳＦ-ＤＲ性能比使用倍乘器時有較大的改觀；而付出的代價是必須采用頻率較高的晶振，成本有所增加。

　　ＡＤ９９５２中的１４位ＤＡＣ可輸出兩路互補信號，這種差分形式的輸出可減少ＤＡＣ輸出可能存在的共模噪聲，提高信噪比。輸出電流由連接在ＤＡＣ＿ＲＳＥＴ管腳與ＤＡＣ地之間的Ｒｓｅｔ決定：

　　Ｒｓｅｔ＝３９．１９／Ｉｏｕｔ

　　最大輸出電流為１５ｍＡ，但是從最優化ＳＦＤＲ的角度考慮，一般取輸出電流為１０ｍＡ。

　　ＡＤ９９５２采用單點頻工作模式，與其他芯片相比功能上有些單一。凡是存儲在ＦＴＷ０中的控制字就會被提供給相位累加器進行累加；將一個新的控制字寫入ＦＴＷ０并發出Ｉ／Ｏ ＵＰＤＡＴＥ命令即可改變輸出頻率值。通過相位偏置寄存器可以調整輸出信號的相位。

ＡＤ９９５２內部共有１６個８位控制寄存器，可分別用來控制輸出信號的頻率、相位、幅度、同步以及器件操作等。與ＡＤＩ公司先前的系列產品不同，ＡＤ９９５２只采用串口進行控制。該串口可兼容多種同步傳輸格式，如：ＭＯＴＯＲＯＬＡ ６９０５／１１ ＳＰＩ和ＩＮ-ＴＥＬ８０５１ ＳＳＲ協議等。

　　在ＡＤ９９５２的串口操作中，表１所列的指令字（Ｉｎｓｔｒｕｃｔｉｏｎ Ｗｏｒｄ）具有重要作用。其中指令字Ａ＜４:０＞用于指定具體哪一個寄存器被訪問；ＭＳＢ位為高時，進行讀操作；為低時，進行寫操作。

　　表1 AD9952的指令表

　　在每一個通信周期中，控制電路的前８個時鐘周期用來寫入指令字，之后對應于不同寄存器的數據被串行輸入到ＡＤ９９５２，傳送的字節數與被訪問的寄存器有關。比如：當需要訪問ＣＦＲ２寄存器時，由于ＣＦＲ２是３個字節，所以，指令字后的３字節就默認為是需要傳送的內容。傳完３字節，一個通信周期也就完成了。

　　２ ＸＣ２Ｃ１２８芯片介紹

　　ＸＣ２Ｃ１２８是Ｘｉｌｉｎｘ公司ＣｏｏｌＲｕｎｎｅｒⅡ系列中有１２８個宏單元的ＣＰＬＤ器件。這種器件包含了１６個內部互聯的功能塊（ＡＩＭ）每個ＡＩＭ能為功能塊提供４０個輸入，每個功能塊包含１６個宏單元，這些宏單元同時包含了大量的配置寄存器。

　　另外，這些寄存器能被全局預置和復位，也可以被提前設置成Ｄ或Ｔ觸發器。可以有多種時鐘信號，分別為全局或局部的電路服務。例如在同步時，可以同時應用三個不同的時鐘信號。

　　下面是ＸＣ２Ｃ１２８的一些主要特性：

　　●可采用１．５Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ等電源供電，ＸＣ２Ｃ１２８內部有兩個ＢＡＮＫ，因而允許采用不同電壓供電而不需電壓轉換器：

　　●片延時僅５ｎｓ；

　　●在１.８Ｖ供電時，靜態電流可低至２５μＡ；

　　●采用ＲｅａｌＤｉｇｉｔａｌ ＣＰＬＤ技術和先進的低功耗高速可編程邏輯技術；具有低至３３μＷ的靜態功耗；

　　●帶有輸入滯回和可編程地（ＧＮＤ），提高了高速Ｉ／Ｏ信號完整性；

　　●可提供多種封裝形式；

　　●采用通用的ＪＴＡＧ接口；

　　●帶有雙邊緣觸發器，因而速度更快；

　　●帶有多種ＬＶＣＭＯＳ、ＨＳＴＬ和ＳＳＴＬ Ｉ／Ｏ，其靈活的Ｉ／Ｏ可支持多種器件接口；

　　●具有四級設計保密功能；

　　●具有靈活的時鐘模式，可以直接采用外部時鐘，也可以利用內部的時鐘分頻器（包括２、４、６、８、１０、１２、１４、１６分頻）。

　　３　基于ＣＰＬＤ和ＤＤＳ的數頻源設計

　　圖２所示是一個數字頻率合成器的總體框圖。圖中，先由ＣＰＬＤ芯片根據ＤＤＳ需要的輸出頻率計算出頻率控制字，然后附上ＤＤＳ寄存器地址輸出給ＤＤＳ芯片，同時輸出一路信號給開關，以便分段進行后續處理。

　　為了實現極低噪聲，首先注意晶振的選取，因為根據資料分析，輸出信號的相位噪聲取決于時鐘信號的相位噪聲，并將以２０ｌｏｇ（Ｆｏｕｔ／Ｆｃｌｋ）的規律變化，這意味著在輸出信號頻率不變的情況下，１０ＭＨｚ時鐘信號所產生的相位噪聲將會比１００ＭＨｚ時鐘信號惡化２０ｄＢ。所以必須選取相噪指標極低的高頻率晶振作為ＤＤＳ的時鐘。同樣，根據２０ｌｏｇ（Ｆｏｕｔ／Ｆｃｌｋ）的公式，在時鐘不變的情況下，１００ＭＨｚ輸出信號的相位噪聲也會比１０ＭＨｚ輸出信號惡化２０ｄＢ。

　　由于工作頻帶的相對帶寬很寬，因此降低輸出頻譜諧波電平是著重考慮的問題。如果按照原來的辦法，在輸出信號后加一級濾波器選擇信號，那么無用的諧波分量就會混入到有用信號帶寬內，從而造成諧波電平超標，頻譜質量降低。因此可以考慮將輸出信號頻帶分段，即由選通開關分配給幾組濾波鏈，最后再合成ｆ１～ｆ２ ４．５倍頻程寬帶信號；濾波器要求帶外抑制特性好，帶內平坦度好，插損盡可能小。選通開關控制信號可由ＣＰＬＤ控制電路給出。

　　ＡＤ９９５２時鐘輸入采用雙端差模輸入，由外部晶振通過差分器提供。將時鐘工作模式的選擇管腳接地，即直接應用參考時鐘頻率的工作模式。輸出ＩＯＵＴ和ＩＯＵＴ是一對互補信號，這種差分形式可以減少輸出的共模噪聲、提高信噪比；ＤＡＣ＿ＲＳＥＴ通過可調電阻接地，有利于找到能夠抑制噪聲的最佳的電阻值；ＤＡＣＢＰ通過一個０．０１μＦ的電容接至模擬電源，可以改善其諧波失真和雜散電平性能；ＤＤＳＲＥ-ＳＥＴ由按鍵開關控制，按下并抬起可形成一個寬幅脈沖來使ＡＤ９９５２復位；串口輸入控制由ＤＤＳＣＬＫ、ＤＤＳＤＡＴＡ、ＤＤＳＣＳＢ、ＤＤＳＩＯＵＰＤＡＴＥ組成，全部由控制電路輸出；它們之間的關系是：由ＤＤＳＣＬＫ提供串行時鐘，并在它的作用下ＤＤＳＣＳＢ由高變低時，使ＤＤＳ芯片處于使能狀態，然后輸出一個完整的控制數據（包括寄存器地址和頻率控制字的內容），之后再將ＤＤＳＩＯＵＰＤＡＴＥ由低變高，使已傳輸到ＡＤ９９５２的數據產生作用并使輸出頻率發生跳變，從而完成了一個動作。繼而完成ＣＰＬＤ作為控制電路要實現的主要功能。

　　通過對ＡＤ９９５２的分析可知，控制電路必須輸出４組信號給ＤＤＳ芯片，包括ＤＤＳＤＡＴＡ、ＤＤＳＣＳＢ、ＤＤＳＳＣＬＫ和ＤＤＳＩＯＵＰＤＡＴＥ，同時還要輸出兩組信號給后面的頻選開關。ＤＤＳＤＡＴＡ信號是寄存器地址和頻率控制字的總和,共有４０位；ＤＤＳＣＳＢ作為芯片的使能信號是單獨脈沖；ＤＤＳＳＣＬＫ是串行時鐘，ＤＤＳＩＯＵＰＤＡＴＥ也是單獨脈沖。因此根據上面的分析，要實現ＤＤＳＤＡＴＡ、ＤＤＳＣＳＢ、ＤＤＳＩＯＵＰＤＡＴＥ信號都是很困難的。圖３是ＣＰＬＤ頂層的電路組成。

　　在ＣＰＬＤ內部，為了簡化設計，重復性使用，常常將一部分功能做成模塊的形式。圖３的左上腳有一個頻率轉換模塊ｆｔｏｆｔｗ，它的功能是根據要輸出的頻率（其典型值通過內部預先設置的對應表的查詢來實現，非典型值則通過公式計算來實現）來輸出想要的頻率控制字和附加的頻率寄存器地址。該模塊之所以采用查表方式是出于速度的考慮。圖３左下腳的模塊可將一個寬幅的按鍵ＲＥＳＥＴ信號轉化成一個時鐘周期的ＲＥＳＥＴ信號，并且將輸出作為使能信號送到右邊的兩個模塊；該模塊內部是由一個計數器來實現的，當計到某一值時輸出一個脈沖，而后進入一個無輸出的開循環以滿足單獨的脈沖輸出。右上腳的模塊是一個并串轉換模塊（ｓｈｉｆｔｅｒ＿ｐｓ），它可將４０位的并行信號轉換成串行信號，并在串行時鐘的參考下一位一位地輸出給ＤＤＳ芯片，從而實現對寄存器的修改。這樣，給輸入時鐘加一個反門就可得到想要的串行時鐘，而且可以很方便地使之隨著輸入時鐘的變化而變化。右下腳的模塊是一個簡單的計數器(ｃｏｕｎｔｅｒ２)，它的輸出正是４０個時鐘周期后的ＤＤＳＩＯＵＰＤＡＴＥ信號，同時和前一個計數器的輸出通過或門得到ＤＤＳＣＳＢ信號。

　　該電路是數模混合電路，為了保證相噪和雜散性能，除了在原理設計和元器件選擇方面要注意外，在電路的具體布局和布線方面也要加以考慮，以防止額外干擾的產生。ＰＣＢ采用４層板設計，數字電源與模擬電源要分開，時鐘也要單獨供電；為降低電源紋波和其它干擾，還要對每一組電源分別用電容去耦。地平面上要將數字地和模擬地分開，并應在大面積鋪地處通過一點連接，各相鄰地平面通過磁珠相連。時鐘盡量遠離其它信號，并應加地線屏蔽。

　　４　結束語

　　直接數字頻率合成技術具有頻率轉換速度快、頻率分辨率高、輸出相位連續和全數字化、易于集成、易于控制等優點，是頻率合成器的理想選擇。采用ＣＰＬＤ控制能進一步發揮ＤＤＳ的優勢，本文針對具體的寬帶低噪聲頻率源給出了電路方案，對如何提高頻譜質量進行了一些探討。