1 引言

　　CCD" title="CCD">CCD (Charge Coupled Devices)電荷藕合器件是20世紀(jì)70年代初發(fā)展起來的新型半導(dǎo)體 器件。目前CCD作為光電傳感器由于其具有體積小、重量輕、功耗小、工作電壓低和抗燒毀 等優(yōu)點(diǎn)以及在分辨率、動態(tài)范圍、靈敏度、實(shí)時傳輸、自掃描等特性，廣泛地應(yīng)用于攝像 材、氣象、航天航空、軍事、醫(yī)療以及工業(yè)檢測等眾多領(lǐng)域。

　　我們需要對CCD相機(jī)所獲取的大量高速圖像數(shù)據(jù)進(jìn)行采集、存儲，以便做后續(xù)處理和應(yīng) 用，而進(jìn)行這一系列信號處理之前，目標(biāo)信號的獲取及所獲信號的質(zhì)量關(guān)系到調(diào)試整個相機(jī) 系統(tǒng)的關(guān)鍵。在調(diào)試相機(jī)系統(tǒng)時，由于調(diào)試的系統(tǒng)總有一些不完善的因素，同時又因?yàn)槎啻?的調(diào)試也會增加CCD芯片的風(fēng)險成本，尤其對于比較昂貴的CCD芯片，調(diào)試中如若經(jīng)常使用將 會帶來損壞的風(fēng)險，因此在調(diào)試過程中對CCD芯片輸出信號的分析和模擬就成為一項(xiàng)極其重 要的工作。本文設(shè)計了一種基于CPLD" title="CPLD">CPLD的可編程" title="可編程">可編程寬頻、高精度CCD信號發(fā)生器。充分利用CPLD 的可編程性，模擬出CCD在各種復(fù)雜環(huán)境下的采集信號，同時滿足系統(tǒng)對波形和時序的要求， 輸出信號頻率達(dá)到11MHz。

2 分析CCD 輸出信號的特點(diǎn)

　　一個 CCD 信號的輸出序列由復(fù)位脈沖開始，當(dāng)FET 開關(guān)閉合時，圖1 中的傳感器電容上的電壓為初始的參考電壓值，這個參考電壓值被稱為復(fù)位饋通電平。經(jīng)過一定的饋通延遲時 間后，這個電壓值降低，成為真正的復(fù)位電平。此時，F(xiàn)ET 開關(guān)打開，則像素電荷被轉(zhuǎn)移到 這個電容上，相應(yīng)的改變了電容上的電壓值。這個電壓值就是參考電平、像素電平以及一些 噪聲疊加而成的。當(dāng)CCD 開始工作讀取有效信號時，輸出信號在每個復(fù)位信號的上升沿時復(fù) 位，即在輸出信號上出現(xiàn)復(fù)位干擾脈沖1,然后回到參考電平2，開始讀取積分得來的是像元 信號3。實(shí)際像素寬度為3 的寬度，1、2、3 的寬度和為一個像素周期，每個像素的信號幅 度為2 和3 的高度差，這些都是CCD 輸出信號的重要參數(shù)。CCD 輸出的信號中包含了較大的 直流分量。直流偏置電壓是CCD 正常工作所不可缺少的，其值在幾伏到十幾伏范圍內(nèi)變化， 并且只消耗幾毫安以下的電流，很容易由穩(wěn)壓電源必要時經(jīng)電阻或電位器分壓以及電容濾波 得到。

圖1 CCD輸出信號

3 硬件結(jié)構(gòu)

　　整個系統(tǒng)由數(shù)字信號發(fā)生模塊、數(shù)模轉(zhuǎn)換模塊和輸出處理模塊3部分構(gòu)成。選取CPLD以構(gòu)成 信號發(fā)生模塊，充分利用它的可編程性，構(gòu)造出CCD在各種復(fù)雜環(huán)境下的采集數(shù)據(jù)，同時生 成與數(shù)據(jù)信號相匹配的控制信號，控制下級數(shù)模轉(zhuǎn)換模塊的工作。數(shù)模轉(zhuǎn)換模塊接收上級發(fā) 送過來的數(shù)據(jù)和控制信號，在控制信號的控制下將數(shù)據(jù)轉(zhuǎn)換為模擬信號輸出。由于該模塊的 轉(zhuǎn)換輸出為電流，所以還需要增加一個轉(zhuǎn)換模塊將電流轉(zhuǎn)換為系統(tǒng)所需要的電壓信號，同時為了滿足系統(tǒng)對信號精度的要求，還需要增加有源和無源濾波電路模塊。系統(tǒng)框圖如圖2所示，晶振作為CPLD的時鐘信號（clk）輸入，其它的信號均由其產(chǎn)生。

圖2系統(tǒng)原理框圖

　　主要工作分為以下幾個方面：

　　（1）信號發(fā)生模塊

　　利用 VHDL 語言設(shè)計CCD 輸出圖像信號和時序控制信號，輸出信號有模擬出來的數(shù)字圖 像信號（10 位并行輸出）和時序控制信號，主要包括：相關(guān)雙采樣信號，A/D 采樣所需時序 脈沖信號，行、場同步脈沖信號等。

　　（2）數(shù)模轉(zhuǎn)換模塊

　　將模擬的數(shù)字信號經(jīng)由數(shù)模轉(zhuǎn)換器得到模擬信號，高速的數(shù)模轉(zhuǎn)換器件一般都是電流查 分輸出，因此需要對輸出的模擬信號進(jìn)行后續(xù)處理。

　　（3）輸出處理模塊

　　對由 DAC 輸出的模擬信號，通過運(yùn)放將其轉(zhuǎn)換為電壓輸出信號，并進(jìn)行進(jìn)一步處理得 到符合要求的CCD 輸出信號。

4 信號發(fā)生模塊CPLD 的設(shè)計

　　4.1選擇符合要求的CPLD

　　本設(shè)計采用LATTICE公司的ispLSI1032e CPLD，該芯片共有84個引腳，可用門數(shù)達(dá)6000 個，192個邏輯單元，可單獨(dú)配置為輸入、輸出及雙向工作方式，64個通用I/O口，其傳輸延 時為7.5ns，最高工作率高達(dá)125MHz,可以滿足本設(shè)計的要求。該系統(tǒng)要求的輸出頻率為11MHz的相關(guān)雙采樣形式的CCD信號，并且對信號的時序有著嚴(yán)格的要求，選用66MHz的晶振，作為 CPLD的時鐘輸入。

　　4.2 程序設(shè)計

　　輸出的數(shù)字信號要提供給圖像傳感器的下一級采樣系統(tǒng)，符合一定的時序要求，采樣所 需時序脈沖信號，輸出信號有模擬CCD 輸出信號，相關(guān)雙采樣信號，故需要A/D 采行同步脈 沖信號等。信號發(fā)生模塊CPLD 部分，我們除了需要產(chǎn)生所有的數(shù)字信號之外，還需要為下一部分的數(shù)模轉(zhuǎn)換模塊準(zhǔn)備好需要的數(shù)據(jù)和D/A 時鐘時序。

　　在利用 VHDL 語言在isp 環(huán)境下編程、仿真、調(diào)試，得到幾幅模擬灰度圖像和行、場同步信號。輸出信號有數(shù)字圖像信號（10 位并行輸出），D/A 的時鐘信號(clock1)和寫信號 (wrt)，相關(guān)雙采樣信號，行、場同步脈沖信號等。輸入時鐘信號(clk)為66MHz，行同步信號row 用來保證輸出像元的同步。

　　它的輸出作為模擬CCD 數(shù)據(jù)產(chǎn)生和D/A 轉(zhuǎn)換控制模塊的時鐘輸入。模擬CCD 數(shù)據(jù)產(chǎn)生 模塊輸出的方波信號ccdout[9..0]，經(jīng)過DAC 變換后，生成CCD 的模擬輸出信號。D/A 轉(zhuǎn) 換控制模塊生成DAC 的寫信號WR 和時鐘信號CLK，要求D/A 在數(shù)據(jù)ccdout[9：0]的一個周 期內(nèi)采樣轉(zhuǎn)換高低電平各一次，需要wrt 和clock1 在ccdout[9..0]的高低電平處分別采樣, 為保證clock1 與wrt 信號的相位關(guān)系，令wrt 信號在clk 的上升沿變換，clock1 信號在clk 的下降沿變換，這樣就產(chǎn)生了我們所需要的數(shù)據(jù)和控制信號。

      4.3 仿真結(jié)果

      本設(shè)計實(shí)現(xiàn)了采用VHDL硬件編程語言和CPLD產(chǎn)生系統(tǒng)的數(shù)據(jù)源信號，包括模擬CCD輸出 的模擬信號產(chǎn)生前的一組數(shù)字信號和用于下一級所需要的的控制時序，保證了系統(tǒng)輸出信號 的速度和相位關(guān)系。如圖3的仿真波形所示，ccdout[9..0]為模擬的圖像信號，shp、shd為 相關(guān)雙采樣信號，clock1、wrt為下一級數(shù)模轉(zhuǎn)換模塊D/A的控制信號。參考脈沖shp和視頻 脈沖shd在一個像元間隔分別采樣一次，最終輸出信號為采集到的參考電平與視頻電平之間 的差值，采用相關(guān)雙采樣技術(shù)可以濾除疊加在輸出信號上的復(fù)位噪聲。