??? 摘 要： 介紹了傳統模擬Costas環路存在的問題，通過對Costas環路原理的分析，利用連續時間域與離散時間域之間的變換關系，推導出Costas環路的離散模型，據此闡述了環路各模塊參數的計算及電路設計。最后利用FPGA對Costas環載波恢復電路進行了實現，并給出了所實現的RTL原理圖。
??? 關鍵詞： Costas環? 載波恢復? FPGA
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??? Costas環路作為一種通用的BPSK載波恢復方法，其實質是一個負反饋電路，從而決定了它具有使本地載波的相位或頻率與信號載波保持一致的能力。Costas環有許多優良的特性，如：載波跟蹤特性、調制跟蹤特性等[1]。但是傳統模擬Costas環路因為存在同相支路和正交支路不平衡性及不可避免的零點漂移，均使環路的性能受到影響，同時模擬的Costas環路調試困難，而采用全數字的實現方式可以很好地解決以上問題。
1 二階Costas環的連續域模型
??? 圖1所示為一個二階Costas環路。其中輸入信號為：
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??? 壓控振蕩器(VCO)的輸出信號分別為：
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??? 可以證明鑒相器的輸出信號為：
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??? 式中kd為鑒相器的靈敏度。
??? 既然是恢復本地載波，必然要使VCO輸出波形的相位同發送端波形的相位一致。由此可以建立整個環路方程[2]：
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?式中：k0是VCO的靈敏度，p是微分算子，F(p)是環路濾波器" title="環路濾波器">環路濾波器(LF)的傳輸算子。
????因為在經過幾個周期之后，θe將會變得很小，即有：
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??? 所以式(5)可以改寫為：
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??? 將式(7)進行拉氏變換以后可得到：
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??? 由此可知Costas環的連續域模型如圖2所示。
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??? 為了達到較好的穩態誤差及動態響應，環路濾波器一般采用有源RC積分濾波器，其傳遞函數" title="傳遞函數">傳遞函數為：
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??? 所以二階Costas環路在連續域中的開環傳遞函數為：
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??? 通過引入環路固有頻率ωn和阻尼系數ξ，環路的開環傳遞函數可以表示為：
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2 二階Costas環的離散域模型
??? 利用后向差分法可以將連續時間域的數學模型變換為穩定的離散時間域模型，即用
代替開環傳遞函數中的s，可以得到離散的開環傳遞函數：
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??? 二階Costas環路的開環離散模型如圖3所示。
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??? 因為VCO的離散形式就是數控振蕩器(NCO)，其數學模型為
，所以可以推導出環路濾波器的離散傳遞函數為：
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??? 環路濾波器的數學模型如圖4所示，據此可以對環路濾波器進行設計。
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3 Costas環路的設計與仿真" title="設計與仿真">設計與仿真
??? 設計中系統時鐘為48MHz，作為NCO、LPF的控制時鐘。載波頻率為240kHz，在一個周期內采樣20個點，所以采樣時鐘為4.8MHz，同時也作為乘法器" title="乘法器">乘法器的時鐘。本文所有的設計都是基于Xilinx ISE7.1i的集成開發環境與ModelSim6.1b仿真軟件。
3.1 NCO的設計
??? 數控振蕩器采用直接數字頻率合成DDFS(簡稱DDS技術)設計。DDS是從相位概念出發直接合成所需波形的一種新的頻率合成技術[3]。一個直接數字頻率合成器一般由一個相位累加器、ROM波形表組成。其中相位累加器由一個N位全加器和一個N位累加寄存器級聯而成，對頻率控制字" title="控制字">控制字的二進制碼進行累加運算。在每個系統時鐘沿fclk的控制下，N位加法器將頻率控制字X與累加寄存器輸出的相位數據相加，把相加后的結果再送至累加寄存器，累加寄存器中新的相位數據即反饋到加法器的輸入端，以使加法器在下一個fclk時鐘周期中繼續與頻率控制字X相加，同時累加寄存器的高M位數值將作為查找ROM表中取樣數據的地址值。ROM查找表中儲存著一個完整周期的正弦波幅度信息，通過取得的采樣地址值進行查表，從ROM表中輸出相應的波形采樣數據fout。可以證明：
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??? 用VHDL對NCO進行設計時，可以分為三個子模塊，第一個是頻率控制字的載入模塊，第二個是相位累加模塊，第三個是查表模塊。
3.2 乘法器設計與仿真
??? 數字乘法器有各種實現方式，如Booth乘法器、Baugh-Wooley乘法器、串行并行乘法器等。各種實現算法的速度、資源占用情況都不一樣[4]。此處直接調用了Xilinx公司的IP Core。該乘法器是一個有符號數乘法器，且是一級流水。對于本設計兩個輸入都是8位的，輸出結果是16位。由于兩個輸入都是介于-1與+1之間的數，而在FPGA設計中采用整數定點運算，所以乘法器的最終輸出應該除以128。圖5是乘法器的仿真輸出結果。
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3.3 低通濾波器的設計與仿真
??? 通過分析可知：低通濾波器應該將乘法器輸出信號中480kHz的高頻濾去。由于該FIR數字濾波器的階數比較高，直接設計困難較大，所以利用Matlab中Simulink的FDAtool工具箱來設計。設計中的參數選擇如下：fs=4.8MHz，fpass=48kHz，fstop=456kHz，低通段的增益為1db，截止段的增益為-40db。按以上參數設計完成后得到一個17階的數字濾波器，其系數分別為：2、3、4、6、8、9、11、12、12、12、11、9、8、6、4、3、2，然后將這些系數下載到一個ROM存儲器中。最終的仿真輸出結果如圖6所示，由圖可知濾波效果非常好。
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3.4 環路濾波器的設計
??? 根據圖4所示環路濾波器的離散模型，可以直接用VHDL進行描述。離散域內的IIR濾波器由一個帶反饋的一級流水線的累加器和一個一級流水線的加法器組成。兩個和系數相乘的乘法器將簡化為數據寄存器的左移和右移，設計關鍵點是對k1、k2兩個參數進行計算。考慮到整個環路的增益、量化、擴位以及進一步的計算，最終取k1=64，k2=2。具體推導見參考文獻[5]。
??? 圖7是整個Costas環在FPGA上實現以后的頂層RTL原理圖。
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??? 圖8為載波跟蹤的仿真輸出。由圖可見在經過有限個載波周期之后，本地恢復波形就與載波的相位對準，由于載波頻率為240kHz，可以知道即使在經過240周期之后二者相位才對準，載波恢復的時間仍然能夠達到1ms，所以具有很好的快速跟蹤性能。
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??? 利用現代EDA技術將原先用分立元件實現的模擬Costas環集成在一塊Xilinx Spartan-3 XC3S400 FPGA器件上面，不僅提高了系統的可靠性，而且由于FPGA自身的可重配置性，使得采用FPGA進行設計具有設計靈活性，用戶可以在不改變外部設計的情況下，根據需要非常方便地改變Costas環路的跟蹤頻率帶寬，隨時優化、擴展電路的功能，系統整體柔性得到提高。
參考文獻
[1] Roland E Best．Phase-Locked Loops?Design，Simulation and Applications．北京：清華大學出版社，2003.
[2] 王福昌，魯昆生.鎖相技術.武漢：華中科技大學出版社，1997.
[3] MORELLI D．Modulating Direct Digital Synthesizer in a?Quciklogic FPGA.http：//www.ieechina.com
[4] 張欣．VLSI數字信號處理——設計與實現．北京：科學出版社，2003.
[5] 張欣．擴頻通信數字基帶信號處理算法及其VLSI實現.北京：科學出版社，2004.