在數字接收系統中，為了正確恢復出發送端的符號信息，必須做到定時同步。傳統的接收機采用同步采樣，利用定時誤差信號調整接收端采樣時鐘的相位，使之與符號同步；而全數字" title="全數字">全數字接收機采用固定的采樣頻率，一般來說，采樣時鐘和符號時鐘相互獨立，這種情況下可以用數字信號處理的方法實現對符號速率的鎖定。
　　隨著數字信號處理器和可編程邏輯芯片速度的提高，利用這些芯片完成定時同步算法" title="定時同步算法">定時同步算法，為接收機的設計帶來了很大的靈活性。本文對全數字接收機中的定時同步算法進行了分析，將內插濾波與誤差檢測算法相結合，提出了一種簡單有效的算法，同時利用MATLAB進行了仿真。實驗結果表明該算法確實具有簡單高效的特點。最后，給出了FPGA實現該算法的方法。
1 定時同步算法
　　根據F M.Gardner 的結論^[1]，內插恢復電路可以從采樣序列中恢復出最佳采樣點的值。圖1給出了基于內插濾波的定時同步結構框圖。

　　設帶限連續信號x(t)，符號周期為T。在滿足Nyquist定理的條件下，以T_S為間隔采樣得x(mT_S)，通常T/T_S為無理數。經內插恢復環路后，輸出y(kT_i)，其中T_i=T/K,K為小整數。對y(kT_i)進行K倍抽取，即得到與發送端符號同步的最佳采樣值序列z(nT)。
　　內插恢復電路包括一個內插濾波器和內插濾波控制電路。內插濾波器(Interpolator)從采樣序列中恢復出最佳采樣值，是整個定時同步技術的關鍵?？刂齐娐钒ǘ〞r誤差檢測電路(TED)、環路濾波器(LPF)和數控振蕩器(NCO)，向內插濾波器提供插值相位和插值輸出時各個信號的權值。下面簡單介紹內插恢復電路的各個部分。
1．1內插濾波器
　　設內插濾波器沖激響應的連續形式為h_I(t)，采樣信號x(mT_S)經過內插器" title="內插器">內插器，輸出
　　
　　其中μ_k為插值相位，滿足μ_k∈[0,1)，mk為插值抽取的位置，將式(2)改寫成
　　
　　(4)式即定時同步內插的基本公式。
　　理想內插器的沖激響應為si函數，因此
　　
　　可以看出，內插器實質就是一個時變的濾波器，各級系數的變化與輸入的μ_k有關。理想內插器是不可實現的，但是由于只需恢復出最佳采樣點的信號值而不是完全恢復出原信號x(t)，因此可以采用其它線性相位的可實現內插器，去逼近理想內插器的頻譜特性。通常采用基于Lagrange多項式的內插方法，即濾波器可以寫成系數為μ_k的多項式：
　　
　　那么，輸出為
　　
　　M為多項式的階數，2N-1為濾波器的階數。基于多項式的內插濾波器可用Farrow結構實現,如圖2所示。

　　這種濾波器實現起來很簡單，使用較低的階數(N=3，M=2)就能獲得較好的頻譜性能。表1給出了Farrow濾波器的各階系數。

1．2 定時誤差檢測(TED)
　　根據Garnder的定時誤差檢測算法^[2],一個符號只需要兩個采樣信號就可以得到定時誤差，并且可以在兩個采樣點之一的位置恢復出最佳采樣信號值。定時誤差計算的表達式為：
　　
　　其中n為數據符號的標號，ε(n)表示第n個符號的定時誤差，τ為實際采樣位置距離最佳采樣位置的偏移，y(t_n)為第n個符號最佳采樣值。
　　定時誤差算法解釋如下:相鄰的兩個符號值y(t_n-1)、y(t_n)不相同的情況下，y(t_n-1/2+τ)的平均值如果為零，則不存在定時誤差；如果不為零，則可以用y(t_n-1/2+τ)的數值代表定時誤差的大小。但是y(t_n-1/2+τ)并不能指示誤差調整的方向，因此用[y(t_n+τ)-y(t_n-1+τ)]來表示誤差調整方向，二者的乘積即為定時誤差信號。如果y(t_n-1)、y(t_n)兩個符號值相同，則[y(t_n+τ)-y(t_n-1+τ)]為零，使得y(t_n-1/2+τ)的值被屏蔽了，在這種情況下是不能提取誤差信號的。根據Garnder算法可以構造出定時誤差提取的實現結構如圖3。
1．3 環路濾波器(LPF)和數控振蕩器(NCO)
　　定時誤差信號通過低通環路濾波器(LPF)濾波后，控制數控振蕩器(NCO)工作。這兩部分的實現結構如圖4。
　　LPF采用二階濾波器，包含比例路徑和積分路徑，這兩條路徑分別可以跟蹤相位誤差和頻率誤差。通過控制比例增益k1和積分增益k2，可以調整環路的帶寬和收斂速度。NCO是一個相位累加器，對輸入的相位誤差進行累加，為內插濾波器提供插值相位。

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2 數字解調系統的定時同步仿真
　　本文對一個全數字BPSK解調系統進行了MATLAB仿真，旨在驗證上述定時同步算法。首先，利用SIMULINK搭建了整個接收系統，包括AD轉換、載波同步、定時同步、匹配濾波和判決；其次，對輸入信號進行了模擬，模擬的輸入信號為中頻10.7MHz、帶寬1.5MHz的BPSK已調信號，符號速率為660kbps。對此信號帶通采樣，采樣頻率為符號速率的5倍即3.3Mbps。由于上述定時同步算法要求一個符號有兩個采樣信號，故載波同步恢復成基帶信號后，調整采樣速率使之成為符號速率的2倍，再進行定時同步、匹配濾波和判決輸出。

　　圖5給出了定時同步模塊中TED的輸出ε、LPF的輸出e和NCO的輸出μ的仿真結果。可以看到，大約100個符號后，μ趨于一穩定值，定時環路鎖定同步。
　　在這種定時結構下，對100，000個隨機符號進行數次仿真，實現的BPSK接收系統在輸入信噪比E_b/N₀=12.5dB情況下，平均能夠達到10^-6的誤碼性能。事實上，基于內插濾波的定時算法不僅適用于BPSK接收系統，只要修改定時誤差的計算式^[2]，不難將它推廣到nQPSK、nQAM等其它解調系統。
3 FPGA實現
3．1 從SIMULINK仿真到FPGA實現
　　利用SIMULINK搭建BPSK解調系統，主要目的是確定定時同步的結構、仿真定時算法的性能，同時也為下一步的設計——用現場可編程芯片(FPGA)實現該算法，提供了簡單有效的方法。由于SIMULINK仿真的電路已經做到寄存器級，各部分的電路主要由乘法器、加/減法器、鎖存器和移位寄存器等組成，便于向FPGA的設計輸入方法轉換。事實上，一些公司已經開發出第三方軟件，如Altera開發的DSP Builder，可以嵌入在MATLAB軟件中，直接完成從MATLAB的設計到FPGA實現的轉換，縮短了設計周期。
3．2 FPGA實現結構
　　圖6給出了FPGA實現整個BPSK中頻數字解調系統的結構圖。其中，實線框內為定時同步相關電路。

　　對輸入的時鐘信號(5f_symbol)進行5分頻和2.5分頻，可以得到符號鐘(f_symbol)和2倍符號鐘(2f_symbol)，提供給各模塊。
　　由于FPGA只能處理有限精度的數據，可以通過SIMULINK定點仿真來選取合適的數據位寬和精度，即保證系統性能，又節省資源。在設計中采用了10位帶符號數作為主要數據類型，對TED、NCO、LPF這些數據精度要求高的模塊則采用16位帶符號數。電路的設計可以盡量簡化，如內插濾波器的級數為N=3、M=2時，就可以有較好的內插效果，不需要采用更高階數的濾波器。利用ISE6.2開發環境中的綜合工具XST，對定時同步的設計進行行為級和RTL級綜合，得到各部分資源占用情況，如表2。

　　乘數為常數的乘法，如Interpolator和LPF中的部分乘法運算，在實現過程中是轉化成移位和加減運算的，大大節省了硬件資源。
　　本文討論了一種基于Farrow結構的內插濾波器，其利用Garnder的定時誤差計算方法，經環路濾波提取誤差信號，為內插濾波器提供插值相位。仿真結果表明該算法具有良好的性能和較低的復雜度。同時，給出了FPGA硬件實現，為全數字解調算法的實現提供了一種簡單有效的解決方案。