引 言

       隨著微電子技術(shù)的不斷發(fā)展，超大規(guī)模集成電路的集成度和工藝水平不斷提高，將整個應(yīng)用電子系統(tǒng)集成在一個芯片中(SoC)，已成為現(xiàn)代電子系統(tǒng)設(shè)計的趨勢；以往高復(fù)雜度、高成本的嵌入式系統(tǒng)結(jié)構(gòu)能夠通過低成本的單片芯片實現(xiàn)。另一方面，復(fù)雜可編程邏輯器件(CPLD)和現(xiàn)場可編程門陣列(FPGA)集成度和速度不斷提高，功能不斷增強(qiáng)，開發(fā)人員可以使用高性能的EDA綜合開發(fā)工具和硬件描述語言(HDL)在短時間內(nèi)設(shè)計出復(fù)雜的電子應(yīng)用系統(tǒng)。目前，嵌入式系統(tǒng)已經(jīng)在各行各業(yè)得到廣泛應(yīng)用。工控、通信、汽車、航空航天以及軍事等各個領(lǐng)域都能看到嵌入式系統(tǒng)的身影，而微控制器(MCU)則是嵌入式系統(tǒng)的核心。

       1 精簡指令集計算機(jī)(RISC)

       1.1 RISC的結(jié)構(gòu)特征和設(shè)計原則　　
  精簡指令集計算機(jī)具有單周期單指令，存儲器到寄存器的操作，簡單的尋址方式和簡單的指令格式的結(jié)構(gòu)特征，其設(shè)計原則為：

       ① 選擇使用頻率高的指令，補(bǔ)充少量高效指令；

       ② 指令的結(jié)構(gòu)簡單，所有指令長度相等；

       ③ 采用流水線技術(shù)，盡量使CPI = 1；

       ④ 使用Load/Store操作指令訪問存儲器；

       ⑤ 采用通用寄存器(GPR)結(jié)構(gòu)；

       ⑥ 優(yōu)化編譯，提高執(zhí)行效率。

       1.2 性能因子CPI和執(zhí)行時間

　　性能因子是指微控制器每條指令的平均時鐘周期數(shù)CPI（Cycles Per Instruction），執(zhí)行時間是微控制器性能的主要指標(biāo)。在影響t的三個因素中，時鐘頻率取決于硬件技術(shù)；CPI與指令集和MCU的組成結(jié)構(gòu)有關(guān)；而指令數(shù)由指令集和編譯技術(shù)決定。要使微控制器的性能得到提高，優(yōu)化指令集、減少程序的總指令數(shù)和降低CPI值是設(shè)計主要考慮的問題。

       2 微控制器的系統(tǒng)結(jié)構(gòu)

       圖1所示的微控制器主要由以下幾個模塊組成：

       ① PROM程序存儲器單元(Program ROM)。程序存儲器容量為2K×16位。系統(tǒng)復(fù)位后，程序計數(shù)器PC指向程序存儲器000H單元，程序從000H處開始執(zhí)行。

       ② IDEC指令譯碼單元(Instruction Decoder)。指令譯碼器對輸入的16位寬指令進(jìn)行譯碼，輸出寄存器、數(shù)據(jù)存儲器的地址和讀/寫控制信號。

       ③ ALU算術(shù)邏輯運(yùn)算單元(Arithmetic Logic Unit)。ALU單元是MCU數(shù)據(jù)處理的核心部分，數(shù)據(jù)寬度為8位，具有加、減、邏輯運(yùn)算和移位功能。ALU單元有2個8位的數(shù)據(jù)輸入和1個8位數(shù)據(jù)輸出，1位進(jìn)位輸入，1位進(jìn)位標(biāo)志輸出和零標(biāo)志輸出。運(yùn)算操作碼輸入為4位，由譯碼單元提供。

       ④ REGS寄存器單元(Register)。1組16個8位寄存器，用于數(shù)據(jù)的高速存取。寄存器組具有2個數(shù)據(jù)輸出端口和1個數(shù)據(jù)輸入端口，讀和寫地址分開，可同時進(jìn)行讀/寫操作。

       ⑤ DRAM數(shù)據(jù)存儲器單元(Data RAM)。包含4段共512字節(jié)(每段128字節(jié))的數(shù)據(jù)存儲器，直接尋址能力為128字節(jié)，間接尋址能力為256字節(jié)，由程序狀態(tài)控制寄存器PSW的高2位控制段選地址。

       ⑥ CTRL控制單元(ControlUnit)。整個MCU的控制中心，主要控制流水線操作、數(shù)據(jù)總線的控制和程序計數(shù)器的轉(zhuǎn)移。另外，還包括中斷、計數(shù)器和堆棧控制。

       ⑦ 其它。定義了1組數(shù)據(jù)輸入端口、2組數(shù)據(jù)輸出端口，數(shù)據(jù)位寬均為8位；2個外部中斷輸入INT0和INT1；1個8位計數(shù)器TIMER；7級程序堆棧Stack，可實現(xiàn)7級子程序調(diào)用；1個8位的程序狀態(tài)控制寄存器PSW。

       3 流水線技術(shù)

       3.1 三級流水線結(jié)構(gòu)

       微控制器采用取指(IF)、執(zhí)行(EX)、回寫(WB)三級流水線結(jié)構(gòu)，如圖2。各階段的主要功能為：

       取指級——從程序存儲器中取出一條指令，同時進(jìn)行指令譯碼，準(zhǔn)備寄存器、存儲器的讀地址，讀/寫控

制信號；

       執(zhí)行級——數(shù)據(jù)輸入ALU單元運(yùn)算，同時準(zhǔn)備寄存器或存儲器的寫地址；

       回寫級——將ALU輸出的運(yùn)算結(jié)果寫入寄存器或存儲器中。

       3.2 流水線競爭及解決

       控制競爭，由程序PC 指針值的改變引起。當(dāng)執(zhí)行跳轉(zhuǎn)指令時，PC指針值要到執(zhí)行級才能改變，這將會使下一拍的取指操作出錯。這時必須由硬件插入一條空操作NOP指令，等待PC指針的值改變后再取下一條指令。

       數(shù)據(jù)競爭，由指令間數(shù)據(jù)相關(guān)引起。存儲器訪問存在先寫后讀相關(guān)（read after write），前一條指令的寫操作要到回寫級才能完成。若緊接的下一條指令需要讀取同一地址的內(nèi)容時，必須使用旁路(bypassing)技術(shù)，從ALU的輸出結(jié)果直接反饋到ALU的輸入端供下一條指令的執(zhí)行級使用。

       4 指令集和指令格式 

       微控制器指令長度為16位定長，操作碼采用可變長結(jié)構(gòu)。操作碼長有4位（立即數(shù)運(yùn)算）、5位（跳轉(zhuǎn)，寄存器－存儲器運(yùn)算）或8位（寄存器－寄存器運(yùn)算）。支持的指令覆蓋了最基本的MOV、ADD、SUB、AND、OR、 XOR指令，以及移位、各種跳轉(zhuǎn)指令等。指令集中可不含清零、取反、自增和自減指令，因這些指令可由AND、 XOR、ADD、SUB指令代替。在51系列單片機(jī)中, 累加器的清零、取反、自增和自減運(yùn)算（單周期）比累加器－立即數(shù)的邏輯運(yùn)算（雙周期）快；而在實現(xiàn)了單周期單指令的RISC微控制器中，可用相應(yīng)的邏輯運(yùn)算指令實現(xiàn)寄存器的清零、取反、自增和自減操作，對性能沒有影響。

       5 邏輯綜合、仿真和硬件實現(xiàn)

　　所有模塊均在Altera 公司的Quartus II 2.1上進(jìn)行邏輯綜合、仿真測試通過，并在支持存儲器的　FLEX10KE系列FPGA器件上驗證實現(xiàn)。邏輯綜合結(jié)果為969個LE數(shù)(Logic Elements)。以下是一簡單程序，仿真波形如圖3。

       000: ADD R1,#01H ;指令為1101H，R1對應(yīng)Pb輸出

       001: MOV R2,Pa ;指令為FE62H，R2對于Pc輸出

       002: JMP 000H ;指令為C000H，循環(huán)跳轉(zhuǎn)

       從仿真波形上可以清楚看到程序執(zhí)行時PC指針的改變、Pb口自增及Pa口的數(shù)據(jù)傳到Pc口的過程，也可大致看出程序的取指、執(zhí)行、回寫三級流水的執(zhí)行過程。同時還可看到在執(zhí)行跳轉(zhuǎn)指令JMP后自動插入一條空操作NOP指令（FFFFH）。

       結(jié) 語

       從邏輯綜合與仿真測試的結(jié)果看，該微控制器完全達(dá)到了設(shè)計指標(biāo)。設(shè)計的關(guān)鍵是三級流水線的實現(xiàn)和數(shù)據(jù)總線的控制。設(shè)計使用Verilog 語言描述，可讀性好，易于增減資源和修改功能，可方便地應(yīng)用于嵌入式系統(tǒng)中。由于時間倉促和水平有限，許多問題未能考慮，不足之處懇請讀者賜教。