從CPU的指令執行頻率上看，算術邏輯單元、程序計數器、協處理器是CPU中使用頻率最多的模塊，而加法器正是這些模塊的核心部件，幾乎所有的關鍵路徑都與之有關，因而設計一種通用于這些模塊的加法器是整個CPU設計中關鍵的一步。為此，筆者根據32位CPU的400MHz主頻的要求，結合CPU流水線結構，借鑒各種算法成熟的加法器，提出一種電路設計簡單、速度快、功耗低、版圖面積小的32位改進定點加法器的設計方案。
1 設計思路
　　對于高性能CPU中使用的加法器，速度顯然是第一位的，所以考慮采用并行計算的方法，并且在電路的設計上采用少量的器件來獲得速度上的巨大提升。從面積角度出發，鏈式進位加法器(Ripple-Carry Adder)^[1]的器件最少，面積最小，版圖工作量也最小，可是由于加法器的高位進位要等待低位的運算結束后才能得到，所以沒有辦法在速度上達到要求。鑒于此，采用類似于鏈式加法器的結構。
　　首先從進位選擇加法器(Carry-Select Adder)^[2]得到提示，將32位加法器一分為二，分為低16位加法器和高16位加法器,再將低16位加法器的進位輸出作為選擇信號，用于選擇高16位加法器的和及第27位的進位輸出(這個進位輸出要在溢出邏輯判斷中使用，而普通的加法器則不用產生進位)。通過這樣的處理，將一個32位的加法器簡化就成了兩個16位的加法器，如圖1所示。

　　另外，從超前進位加法器(Carry-Look-Ahead Adder)^[3]獲得提示，在超前進位加法器中引入中間變量G和P用于加速進位鏈的速度。而G和P在邏輯表達式上與前一級的進位無關，只與每一級的操作數輸入有關，而且它們又是構成本級進位的必要部分。在微處理器的數據通道" title="數據通道">數據通道上，數據傳輸是并行進行的，即兩個32位操作數幾乎同一時間到達加法器。所以，G和P不論是加法器的最低位還是加法器的最高位，幾乎都可以在相同的時間內得到，因而在進位鏈上就可以借鑒這個特點加速進位的傳遞。以一個四位加法器為例，有如下的邏輯推導過程：
　　
　　令上式中P₁P₂P₃P₄為P_group，G1P₂P₃P₄+G2P₃P₄+G3P₄+G4為G_group，如果將32位加法器劃分為若干的小塊，則每一個小塊都可以有自己相對應的G_group和P_group。由此可知對于整個加法器的時延" title="時延">時延來說，關鍵路徑的時延總值可以由三部分組成：①產生G_group和P_group的時延；②進位傳遞邏輯上的器件時延；③加法器進位鏈上的導線時延。對于這三類時延，時延①與時延(②＋③)存在重疊的部分，于是使這兩類時延合理銜接，可以使得進位鏈上的邏輯級數最小，從而使得電路上的傳輸時延達到最小。
2 具體實現
2.1 4位加法器模塊的實現
　　在具體的電路設計中，先將32位數據通道劃分成了高低兩部分，然后以4位為單元劃分成更小的模塊。這些模塊在結構上是基本一致的，但在功能上要完成本模塊四組操作數(A[k:k+3]和B[k:k+3])與進位Ck的加法運算，并要產生模塊的中間變量G_group和P_group的運算。
　　對于單一的每一位，定義它的G和P分別為：Gi=A_iB_i, Pi=A_i⊕B_i，加法器的和SUM_i=A_i⊕B_i⊕C_i-1=Pi⊕C_i-1,考慮到器件的實際驅動能力，結合加法器的另一個功能——減法運算，設計出如圖2所示的帶減法功能的一位加法器電路。

　　設計的4位加法器進位鏈如圖3所示，除C₀外，輸入(i和i)都是由圖2的一位加法器產生的，所有4位進位鏈C_i都按超前進位加法器連接方式^[3]直接接入相應位置。由此可以看出，進位信號到達各位的邏輯級數是相當的，只要在進位信號到達之前使所有的中間信號i和i都能及時產生，就能及時得到每一位的和(SUM)。

　　圖4是產生4位加法器塊進位及塊的G_group和P_group信號的電路。借鑒于超前進位加法器的傳遞邏輯電路" title="邏輯電路">邏輯電路^[3]，可知并不是所有的4位加法器都需要向它的下一個模塊傳送進位信號，而只要產生傳遞進位所需的G_group和P_group信號即可。而有些位置，由于進位鏈設計的實際需要，只需要利用4位加法器模塊產生的進位信號，而不必采用傳遞邏輯產生的進位信號，具體的情況還是有區別的。為了充分利用圖3中產生的相關信號的復用，在進位信號C₄的產生電路部分，進位鏈方向上的邏輯級數只有兩級，可以說還是比較簡單了。可是，綜合前面所談到的4位加法器的電路，可以發現有一些中間信號(i和i)的負載是不均衡的，如₂的負載比₃或₄要重很多。所以在設計的時候，如果考慮到盡量降低版圖的復雜程度，就要在面積上做出適當的犧牲，盡量以最大負載進行考慮，使得器件的設計符合時延上的要求；同時還要充分考慮到在深亞微米工藝條件下導線的時延問題，即設計的電路不但要考慮到所承受的器件的負載，而且還要結合版圖設計中實際的導線負載，定出上述電路的合理尺寸。

2.2 傳遞邏輯電路實現
　　完成上述基本4位加法器的電路設計后，要構造一個完整的32位加法器還需借助于傳遞邏輯電路。傳遞邏輯電路可以對4位加法器模塊的進位進行傳遞，也可以對由兩個4位加法器模塊組成的8位加法器模塊的進位進行傳遞。對于8位加法器模塊，由于低4位的進位可以表示為C₄=C₀G_group+P_group，則8位加法器模塊的進位為：
　　
　　由此可以設計出如圖5和圖6所示的兩種進位傳遞邏輯電路。

2.3 溢出邏輯電路實現
　　設計中還采用了判斷溢出的方法^[4]。當兩個有符號數進行加減法運算時，若最高的數值位向符號位的進位(本設計中的C₃₀)值與符號位產生的進位(本設計中的C₃₁)輸出值不同，則表明加減運算產生了溢出。
　　由上述可知，加法器時延的關鍵路徑在進位鏈上，而進行溢出判斷所需要的信息C₃₀與C₃₁都在這條路徑上。于是采用類似于進位跳位加法器(Carry-Skip Adder)^[2]的辦法，使得低位的進位快速跳位到高位，使C₃₀與C₃₁快速產生。具體實現如下：
　　①溢出的邏輯表達式推導
　　由于Overflow=(C₃₀⊕C₃₁)·Overflag(Overflag表示當前ALU加法器進行有符號運算)，需要進行溢出判斷(它是ALU控制模塊在譯碼階段產生的，在指令執行階段起始段就輸出到數據通道，所以它不在關鍵路徑上)。
　　
　　顯然，分式(1)是和進位鏈無關的一部分，可以在每一個流水線的指令執行階段起始段很快得到，而分式(2)則是和進位鏈有關的部分，其具體邏輯值將取決于進位C27的值。分式(1)中高位的Gi和Pi都可以在進位C27到來之前預先得到，只要C27一到就可以進行邏輯判斷，得到相應的邏輯。
　　
　　②溢出邏輯電路實現
　　根據式(3)的邏輯表達式，可設計出加法器溢出邏輯產生電路，如圖7所示。