法國人C.Berrou等在1993年首先提出了Turbo碼^[1], 它是在綜合過去幾十年來的級聯碼、乘積碼、最大后驗概率譯碼與迭代譯碼等理論的基礎上的一種創新。它在低信噪比" title="信噪比">信噪比下表現出了接近Shannon限的性能,超過了其他編碼方法。因此,自Turbo碼推出后便引起了各國研究者的極大興趣。經過研究發現,Turbo碼不同于以往的其它編碼,表現出了極佳的性能,其中一個重要原因就是采用了隨機交織器。
　　Turbo碼的基本原理是,通過編碼器的巧妙構造,即多個子碼通過交織器進行并行或串行級聯(PCC/SCC),然后進行迭代譯碼,從而獲得卓越的糾錯性能。在Turbo碼的編解碼中,無論是編碼還是解碼,交織單元都是其中很重要的一環。圖1所示為Turbo編譯碼的原理框圖。在子譯碼器1與子譯碼器2之間的前向通路和反饋通道分別存在交織和解交織單元, 交織器在Turbo碼的構造中是一個極其重要的因素。Turbo碼中交織器的主要作用是減少校驗比特間的相關性，進而在迭代譯碼過程中降低誤比特率。C.Berrou等人在Turbo碼提出伊始就給出了設計性能較好的交織器的特點和基本原則^[2]：(1)通過增加交織器的長度，可以使譯碼性能得到提高；(2)交織器應該使輸入序列盡可能隨機化，從而避免編碼生成低重碼字，導致Turbo碼自由距離減少。本文將就Turbo碼中交織器參數的選擇、性能和實現進行探討。

　　WCDMA移動通信系統技術標準是由國際性第三代合作組織(3GPP" title="3GPP">3GPPwww.3gpp.org)支持并維護的。3GPP主要是由歐洲和日本的標準組織和公司組成。WCDMA技術規范充分考慮了與第二代GSM移動通信系統的互操作性和對GSM核心網" title="核心網">核心網的兼容性。它將GSM MAP作為上層核心網協議,與GSM核心網完全兼容。關于 WCDMA信道編碼和映射的規范是 3G TS 25.212“Multinlexins and channel codns”(FDD)。圖2為WCDMA系統的系統框圖。

1 數據交織算法
　　交織器是實現Turbo編碼的一個重要環節。它的主要作用就是將原始數據序列打亂，使交織前后數據序列的相關性減弱。這樣做的一個突出優點是大大降低了數據突發錯誤的影響，以進一步提高抗干擾性能。解交織器將交織器打亂的字節序列重新排列恢復原始碼字。按交織方式可分為分組交織器和隨機交織器兩種。其實現基本類型又可分為行列式分組交織、螺旋式分組交織、線性轉換式隨機交織和讀表式隨機交織等。行列式分組交織是將信息碼元序列視為 N×M矩陣，然后采取以行讀和列寫的方式實現碼元交織，交織后碼元的距離特性呈均勻分布；螺旋式分組交織則將碼元序列視為 N×(N+1)矩陣，然后以對角方向讀和行寫的方式交織，交織后相臨碼元距離≥N。分組交織方式簡單、對短序列交織效果較好，但交織后對碼元的去相關不徹底。線性轉換式隨機交織就是設法找到一個可逆的比特位地址映射關系T，將長度為2M" title="2M">2M數據序列的每一比特從一個緩沖區送入另一緩沖區。即m′=mT。其中m=[aM-1,aM-2,...,a1,a0]為交織前比特位地址，T為M×M可逆矩陣，T=[t,Rt,...,R^M-2t, R^M-1t]，R為循環右移算子。這種交織器的優點是不需要專門的存儲空間存放2^M個映射地址^[3]。但是，如此交織得到的碼元序列仍然具有較強的相關性。圖3、圖4分別是行列式分組交織和讀表式隨機交織算法示意圖。

2 Turbo碼交織器的優化設計方案
2.1 設計思想
　　為減少可編程邏輯器件FPGA的內部存儲器需要，交織、反交織器設計采用地址翻譯方式，也就是對交織、反交織器的讀或寫的地址進行變換。對于交織器，按行順序寫入交織矩陣，交織，帶刪除的按列輸出。對于反交織器，依據刪除陣列按列順序寫入交織矩陣，反交織，帶刪除的按行輸出。
2.2 整體結構的設計
　　在交織深度相同時，交織器與反交織器重排控制參數相同，且在一個碼塊譯碼的多次循環迭代中均保持不變。所以同一模塊在外部信號的控制下實現交織和反交織功能是一種比較節省資源的方法。圖5示出了這樣的交織／反交織器結構設計。
　　交織參數計算和交織控制模塊在輸入交織深度block size后，計算對應交織圖案。包括交織矩陣行數R、列數C、行間重排模式T(j)，在存儲p、v數值的ROM表中查取并計算對應p、v數值，從而確定行內重排基準s(i)、行內重排因子q(j)。交織參數更新發生在交織長度改變、碼塊同步信號到來的時刻。交織和反交織功能模塊從參數寄存器中獲取相同的當前比特重排參數，根據所得到的參數計算輸入比特順序號對應的輸出比特順序號。交織或反交織功能模塊受控于交織控制工作與否。輸出控制以對應輸出比特順序號將交織比特輸出并寫入外部DP－RAM中。

2.3 交織器的性能仿真
　　為了比較幾種交織方式性能的優劣,選取生成多項式為g=(15,17)OCTAL的RSC^[4],選取交織器的大小均為1024的情況,仿真出分組交織、對角線交織、螺旋交織、PN交織、S-隨機交織等五種不同交織方式對譯碼性能的影響。仿真結果如圖6所示,從幾條曲線的比較可以看出,S-隨機交織器的性能較之其他方式性能最好,在10-6附近,它與分組交織之間有大約0.5dB的增益。基于以上討論,筆者選擇S-隨機交織方式,在譯碼迭代次數為10的譯碼條件下,選擇迭代結構,對不同交織規模N的誤碼性能進行了仿真,結果如圖7所示,分別給出了交織規模N為160、320、640、5120時,誤碼率隨信噪比變化而變化的曲線。顯然,在信噪比較低,SISO模塊迭代次數均為10的情況下,交織單元的規模越大,其交織的一致性越好,如圖7所示。當N=5120時,誤碼率在信噪比略有增大時就有劇烈的衰減,表現出了良好的提高譯碼性能的能力。

3 基于WCDMA的144kbps交織、反交織器的具體實現
　　依據上述設計方案和性能仿真結果,采用硬件描述語言可以很方便地實現上述算法的交織。本設計基于ALTREA公司的Quartus環境,采用Verilog HDL語言編程,經過FPGA驗證。在不同性能要求下,可以選擇參數來滿足不同的要求。
　　由于數據速率已經確定，根據3GPP協議：對子一個20ms的數據幀，經過CRC－16校驗后，幀長為2896。實現框圖如圖8。

　　圖8中，qj表、pattern表、s(i)表用片內ROM就可以直接實現。計算(i*qj)mod(p-1)的模塊用乘法器和除法器搭建。它最大的好處是，在數據速率改變時，只需要相應改變qj表、pattern表、s(i)表。
　　為了克服時延大的缺點，可以將先行算出的交織圖案寫到外部的E²PROM中，但在尋址交織矩陣時，還需對地址進行處理。這種方法的優點就是速度較快，對FPGA芯片內部的資源占用減少。交織算法關鍵環節的 HDL描述如下：
　　//地址計數器(用于串行輸入、輸出數據)：
　　module addr( );
　　endmodule
　　//索引表地址發生器(用于產生隨機交織地址):
　　module addr_index( );
　　endmodule
　　//交織器狀態機：
　　module interleaver_state( );
　　　　always @(state)
　　　　begin
　　case (state)
　　……
　　endcase
　　　　end
　　　　always @(posedge clk)
　　　　begin
　　……
　　　　end
　　endmodule
　　圖9就是一個交織深度為43的交織器的部分工作時序圖，這個交織器的設計方案即采用片內ROM存儲交織矩陣和刪除矩陣。