在模擬及數／模混合集成電路設計中，電壓基準是非常重要的電路模塊之一，而通過巧妙設計的帶隙電壓基準更是以其與電源電壓、工藝、溫度變化幾乎無關的特點，廣泛應用在LDO及DC-DC集成穩壓器、射頻電路、高精度A／D和D／A轉換器等多種集成電路中。隨著大規模集成電路的日益復雜和精密，亦對帶隙基準電壓的溫度穩定性提出了更高的要求。傳統的帶系基準電壓源只能產生固定的近似1．2 V的電壓，不能滿足在低壓場合的應用。電流模帶隙電路采用正溫度系數的電流支路(PTAT)和負溫度系數的電流支路(CTAT)并聯產生與溫度無關的基準電流。然后讓此電流在電阻上產生基準電壓。電流模帶隙結構可以得到任意大小的基準電壓。本文提出一種新的電流模帶隙結構并采用一階溫度補償技術設計了一種具有良好的溫度特性和高電源抑制比，并且能快速啟動的新型BiCMOS帶隙基準電路。該電路結構簡單且實現了低輸出電壓的要求。

1 帶隙電壓基準源的設計
1．1 傳統電流模基準源結構原理
    傳統的電流模式帶隙基準電路，在運算放大器的2個輸入端加入阻值相等的2個分流電阻，輸出基準由2個電流的和電流流過電阻獲得。電路結構如圖1所示。圖1中，Q1發射區面積是Q2的N倍。由于放大器處于深度負反饋，A、B兩點的電壓相等。流過R1的電流為I1為PTAT電流，流過R2的電流I2為CTAT電流，則有：
   
    通過合理選取R1，R2和N的值，可得具有零溫度系數的輸出電壓Vref。通過改變R3可以得到不同的基準電壓。

1．2 新型BiCMOS帶隙基準電路的設計
    常見的電流模帶隙電路結構在運算放大器的輸入兩端加入阻值相等的分流電阻，輸出基準由2個電流的和電流通過電阻獲得可以獲得相對小的基準電壓，這種結構的基準電路存在第三簡并態的問題。由于第三簡并態的存在使電流模基準電路的應用受到很大限制。本設計采用電流模結構帶隙基準來得到任意大小的輸出電壓，并且通過特殊的結構消除第三簡并態的問題。通過增加修調電路對輸出電壓進行微調，提高了基準源的精度。帶隙基準源核心電路如圖2所示。
    圖2中各個MOS管具有相同的長寬比。晶體管Q1與Q2發射極面積相同、Q3與Q4發射極面積相同、Q1與Q3的發射極面積比為1：n。Rs和Rt為修調電阻。放大器AMP1和AMP2處于深度負反饋。AMP1使得a和b兩點的電壓相等，而AMP2使得電壓VR2等于Vbe3。通過M1、Q1、Q2支路和M2、Q3、Q4支路的電流相等設為I1。通過M6、R2支路的電流設為I2。可得到如下的表達式：
   
式中：I1具有正的溫度系數，I2具有負的溫度系數。I2和I2分別鏡像到M3和M7求和后得到不隨溫度變化的基準電流。此電流通過R3，R4以及修調電阻Rs，Rt產生基準電壓Vref。由于IC工藝的隨機性，薄膜電阻會有(10％的變化，所以本設計用外部修調電路對輸出基準電壓進行精確控制，通過激光修調或數字電路控制修調電阻的個數可以對輸出電壓進行微調。作為一般結論考慮串聯電阻Rs個數為x，并聯電阻Rt的個數為y，得到：
   
    通過式(6)可知，調節R2／R1的值，使Vref的溫度系數近似為零。通過增大串聯電阻Rs個數x來增大Vref，而增加并聯電阻Rt的個數y達到減小Vref的目的。
    AMP1的反向輸入端串聯2個(而不是一個)正向二極管接地起到了減少噪聲的作用，亦可以抑制放大器的失調電壓對Vref的影響。為了進一步減小運放失調對參考電壓的影響，可以考慮較大的Q1、Q3發射結面積比值。此外，由于引入了修調電路，輸出電壓Vref可以穩定在0．5 V。
1．3 次級電壓的生成
    為了改善電源抑制比，不直接用主電源來供電，而是使用主電源電壓Vcc來產生一個次電壓Vcc1來供電(如圖2所示)，以提高這種新型帶隙基準電路的電源抑制比。其電路如圖3所示。

    該電路中，AMP3處于深度負反饋狀態，根據運放虛短原理可知電容C的作用是去除電源電壓交流成分的影響。
1．4 電路啟動及簡并點分析
    因為常規電流模帶隙結構引入了新的電流通道，使每支路都有2個電流通道，因此存在著第三種可能的簡并態。文獻給出了解決第三簡并態的解決辦法，但是其啟動電路復雜。本設計實現電流模結構的同時沒有引入額外的電流通路，故只存在2個簡并態：零點態和工作態。所以，所需啟動電路簡單，其結構如圖4所示。
    圖4中M點與核心電路中AMP1輸出端的M點相連，當AMP1輸出高電平時，核心電路中各PMOS不能導通。這時啟動電路通過反相器的作用使M10導通，M10的漏端接核心電路中的a點，從而M10開始對a點充電，使電路脫離零電流狀態。電路導通以后，M點輸出低電平使M10關斷，啟動電路從主電路脫離。
1．5 電路中運算放大器的設計
    本設計中考慮放大器的重要性能指標是開環直流增益大、電源抑制比高。運放結構如圖5所示，采用兩級放大結構：第一級是雙端輸入單端輸出的以共源共柵PMOS為負載的折疊共源共柵結構；第二級為共源放大(兩級中間用電容做補償)。這樣的結構提供足夠高的直流增益，同時共源共柵負載的應用，不僅提高了開環直流增益而且增大了電源抑制比。

2 帶隙基準電路仿真結果
    電路采用Xfab O．35μm BiCMOS的工藝模型庫，用Cadence Specte仿真器對電路進行仿真模擬。當電源電壓為3．3 V時，圖6和圖7分別是溫度相關性和電源抑制比(PSRR)的曲線圖。結果顯示，本帶隙基準輸出O．5 V穩定電壓，在-40～+125℃的溫度范圍內，溫漂為15 ppm，電路表現出良好的溫度特性。同時，低頻時基準電壓源的電源抑制比可達-103 dB，在40 kHz以前電源抑制比小于-100 dB。圖8是本電路在不同工作電壓下的輸出電壓，可見電路正常啟動電壓為2 V，電路啟動后基準電壓的變化小于O．06 mV。

3 結語
    帶隙基準電壓電路作為模擬電路中的重要模塊對A／D采集精度、電源管理芯片的性能都有重要影響。本文設計了一種高精度、高電源抑制比、低電壓的帶隙基準電路，并且實現了對基準電壓的外部修調。結果表明：電路在3．3 V電源電壓，-40～+125℃下能提供穩定的0．5 V基準電壓輸出，溫漂15 ppm，低頻時電源抑制比-103 dB，達到了設計要求。