頭條 銀湖資本完成對Altera的51%股權收購 北京時間9月15日晚間，全球 FPGA 創新技術領導者 Altera 宣布，全球技術投資巨頭銀湖資本（Silver Lake）已完成對 Altera 51% 股權的收購，該股權原由英特爾公司持有。同時，英特爾將保留 Altera 49% 的股權，此舉也彰顯了雙方對 Altera 未來良好發展充滿信心。 最新資訊 基于異構多核可編程系統的大點FFT卷積設計與實現 如今FFT卷積廣泛應用于數字信號處理，并且過去幾年證實了異構多核可編程系統（HMPS）的發展。另外，HMPS已經成為DSP領域的主流趨勢。因此，研究基于HMPS大點FFT卷積的高效地實現顯得非常重要。基于重疊相加FFT卷積方法，設計一款針對輸入數據流的高效流水重疊相加濾波器。介紹了基于HMPS的大點FFT卷積實現，獲得了高精度的濾波效果。此外，采用流水技術的濾波器設計，提高系統處理速度、數據吞吐率和任務并行度。基于Xilinx XC7V2000T FPGA開發板上的實驗表明，參與運算的采樣點越大，系統的任務并行度、處理速度和數據吞吐率就會越高。當采樣點達到1M時，系統的平均任務平行度達到了5.33，消耗了2.745×106個系統時鐘周期數，并且絕對誤差精度達到10-4。 發表于：3/27/2017 基于異構多核運動控制器的高速接口設計 隨著制造領域對嵌入式運動控制系統應用范圍的擴大，基于異構多核的嵌入式控制器必為重要發展方向之一。首先說明異構多核控制器取得成效，以及現有控制器在數據通信接口方面存在缺陷。本設計運動控制器以異構處理器——OMAPL138+FPGA為核心，OMAPL138內部集成ARM9和DSP C6748處理器核。ARM9內嵌Liunx操作系統，以增強控制器多任務協調能力；DSP不運行操作系統，可保證運算實時性。重點闡述ARM與DSP、DSP與FPGA以及控制器與PC之間通信的高速接口設計和固件設計。通過實驗表明：該運動控制器數據交換速率高，吞吐量大，穩定性高，為異構多核控制器高速通信接口提供參考。 發表于：3/27/2017 同構與異構片上多核系統的演進過程 系統級芯片是高端電子系統的核心，而片上多核系統是近年來系統級芯片的主要實現形式。近十年來，片上多核系統一直是數字集成電路領域的熱點，經過眾多研究者的不斷努力誕生了大量很有意義的研究成果。但由于片上多核系統的研究者背景和應用領域不同導致發展演進過程較為復雜而難以理解。為減少這一問題的影響，總結了片上多核系統的演進歷史與現狀，并對片上多核系統未來的發展提出了一些看法。 發表于：3/27/2017 自適應實時邊緣檢測系統設計 針對傳統邊緣檢測系統缺乏自適應及實時性差的問題，利用FPGA的高速并行處理能力和改進的Canny算子設計了一種自適應實時邊緣檢測系統。系統根據采集圖像的幅值梯度直方圖特征，自主提取Canny算子所需的高低閾值，并輔以雙閾值化處理來提取圖像邊緣信息；同時采用多級流水和并行處理的方式，將浮點數轉化為整數計算，加快處理速度。實驗結果表明，該系統提取邊緣完整，實時性好，自適應能力強。 發表于：3/22/2017 2016年FPGA供貨商營收排行榜出爐 2016年對半導體產業來說是艱難的一年，最后的統計數字也顯示整體產業成長表現平平；不過在FPGA領域卻看到不少變化，最引人矚目的就是英特爾（Intel）在2015年完成收購Altera。 發表于：3/14/2017 希爾伯特變換濾波器的FPGA設計 在通信系統中，希爾伯特變換是被廣泛應用的重要的變換。為了節約頻譜資源，實現射頻單邊譜，通常需要借助希爾伯特變換器對信號進行分解。利用MATLAB設計希爾伯特變換濾波器的系數參數，將計算好的系數導入FPGA中，由FPGA調用IP Core實現。通過Modelsim對程序進行仿真，得到了理想的90°移相波形。仿真結果表明，100階的FIR濾波器可以理想地逼近希爾伯特變換。 發表于：3/13/2017 谷歌Android系統涉嫌壟斷 遭土耳其監管部門調查 據報道，谷歌在周一又遭遇了另外一個監管挑戰。土耳其競爭委員會當天宣布，已啟動了一項調查，以查明谷歌熱門Android系統是否違反了該國反壟斷規定。 發表于：3/7/2017 百度、騰訊發聲：如何應用人工智能? 昨日，國務院總理李克強進行2017政府工作報告時指出，要加快包括人工智能在內的新興產業的，技術研發和轉化，做大做強產業集群。 發表于：3/6/2017 人工智能芯片觀察：FPGA的過去 現在和未來 自Xilinx在1984年創造出FPGA以來，這種可編程邏輯器件憑借性能、上市時間、成本、穩定性和長期維護方面的優勢，在通信、醫療、工控和安防等領域占有一席之地，在過去幾年也有極高的增長率。而進入了最近兩年，由于云計算、高性能計算和人工智能的繁榮，擁有先天優勢的FPGA的關注度更是到達了前所未有的高度。本文從基礎出發談及FPGA的過去、現在與未來。 發表于：3/6/2017 基于FPGA的流水線單精度浮點數乘法器設計 針對現有的采用Booth算法與華萊士（Wallace）樹結構設計的浮點乘法器運算速度慢、布局布線復雜等問題，設計了基于FPGA的流水線精度浮點數乘法器。該乘法器采用規則的Vedic算法結構，解決了布局布線復雜的問題；使用超前進位加法器（Carry Lookahead Adder，CLA）將部分積并行相加，以減少路徑延遲；并通過優化的4級流水線結構處理，在Xilinx ISE 14.7軟件開發平臺上通過了編譯、綜合及仿真驗證。結果證明，在相同的硬件條件下，本文所設計的浮點乘法器與基4-Booth算法浮點乘法器消耗時鐘數的比值約為兩者消耗硬件資源比值的1.56倍。 發表于：3/5/2017 ?…152153154155156157158159160161…?
