| SystemVerilog語言簡介 | |
| 所屬分類：教程|講義 | |
| 上傳者：chenyy | |
| 文檔大小：264 K | |
| 標簽： 開發(fā)工具 | |
| 所需積分：0分積分不夠怎么辦？ | |
| 文檔介紹：SystemVerilog提供了一個新的、高層抽象的模塊連接，這個連接被稱為接口（Interface）。接口在關鍵字interface和endinterface之間定義，它獨立于模塊。接口在模塊中就像一個單一的端口一樣使用。在最簡單的形式下，一個接口可以認為是一組線網。例如，可以將PCI總線的所有信號綁定在一起組成一個接口。通過使用接口，我們在進行一個設計的時候可以不需要首先建立各個模塊間的互連。隨著設計的深入，各個設計細節(jié)也會變得越來越清晰，而接口內的信號也會很容易地表示出來。 | |
| 現(xiàn)在下載 | |
| VIP會員，AET專家下載不扣分；重復下載不扣分，本人上傳資源不扣分。 | |
chenyy 的最新分享
Copyright ? 2005-2024 華北計算機系統(tǒng)工程研究所版權所有 京ICP備10017138號-2